基于高速D/A AD9739 2.5GSPS的寬帶信號源

唐大偉，吳瓊之，孫寧霄，金兆健

（北京理工大學(xué) 信息與電子學(xué)院，北京 100081）

研究寬帶雷達(dá)信號產(chǎn)生技術(shù)對雷達(dá)性能提高有重要意義，在目前的寬帶雷達(dá)中，脈內(nèi)寬帶線性調(diào)頻信號是一種常用的信號形式。采用數(shù)字方式產(chǎn)生寬帶線性調(diào)頻信號主要有兩種方式，DDWS：波形數(shù)字存儲直讀方式（基于FPGA軟件編程），DDFS：直接數(shù)字頻率合成（基于DDS芯片）。DDWS通過對存儲的波形進(jìn)行采樣，經(jīng)過DAC編程模擬信號；DDFS通過相位累加、幅度查表和DAC生成模擬信號。DDWS工作頻率比較高，但是靈活性不強(qiáng)，而DDFS雖然受限于FPGA的時(shí)鐘頻率，但是具有很強(qiáng)的靈活性，同時(shí)FPGA的工作頻率隨著集成電路技術(shù)的發(fā)展在不斷提高，本文采用DDFS方法，即FPGA和高速D/A結(jié)合實(shí)現(xiàn)寬帶信號源。

1 原理分析

傳統(tǒng)DDS輸出頻率范圍受到器件工作時(shí)鐘影響，導(dǎo)致DDS直接輸出頻率上限較低，直接產(chǎn)生的中頻信號中心頻率和帶寬都很有限，不能直接滿足雷達(dá)系統(tǒng)要求。本設(shè)計(jì)DAC實(shí)時(shí)采樣率為2.2 GSPS，AD9739[1]采集數(shù)據(jù)使用的是雙通道DDR模式，這樣每個(gè)通道數(shù)據(jù)的采樣時(shí)鐘頻率可以降為D/A芯片時(shí)鐘的1/4：550 MHz，但是FPGA內(nèi)部邏輯仍然無法正確工作在550 MHz的時(shí)鐘下，可以通過多通道合成的并串轉(zhuǎn)換 技 術(shù) 來 解 決[2－4]。

假設(shè)線性調(diào)頻信號起始頻率為F1，對應(yīng)的頻率控制字為K1，截止頻率為F2，對應(yīng)的頻率控制字為K2，頻率控制字位寬N=32，信號時(shí)寬為T，F(xiàn)PGA內(nèi)部16路DDS工作時(shí)鐘為FS，DAC采樣頻率為F0，生成DDS IPCORE時(shí)設(shè)置相位增量和相位起始值均為可編程模式。根據(jù)DDS原理可知，假設(shè)F1＜F2，假設(shè)i為實(shí)際數(shù)據(jù)的第i個(gè)采樣點(diǎn)，i處于[1:T*F0]，則每個(gè)通道的初始相位控制字分別為K1，2*K1……16*K1，每個(gè)F0周期內(nèi)線性調(diào)頻信號頻率控制字增量和第i個(gè)采樣點(diǎn)頻率控制字增量分別為

在FPGA內(nèi)部，一共生成16個(gè)DDS IPCORE，每個(gè)核的參數(shù)PINC（相位增量控制字）和POFF（相位初始控制字）的值分別根據(jù)上述推導(dǎo)公式（1）（2）進(jìn)行編程實(shí)現(xiàn)。根據(jù)線性調(diào)頻信號的特點(diǎn)，最后通過并串轉(zhuǎn)換將16路并行數(shù)據(jù)合成1路串行數(shù)據(jù)輸出，得到需求的寬帶線性調(diào)頻信號。

2 數(shù)模轉(zhuǎn)換芯片AD9739

文中采用的AD9739具有14位DAC量化，該器件寄存器控制方式采用串行外設(shè)接口（SPI），可以通過FPGA對其進(jìn)行配置，其接口采用低壓差分信號（LVDS）接口，可以實(shí)現(xiàn)高采樣率，本文就是利用AD9739高采樣率的特點(diǎn)和FPGA的OSERDES技術(shù)來實(shí)現(xiàn)寬帶信號源。AD9739的結(jié)構(gòu)框圖如圖1所示。

圖1 AD9739的原理結(jié)構(gòu)框圖Fig.1 Functional block diagram of the AD9739

如圖1所示，該器件主要包括3個(gè)部分。

1）配置部分：AD9739內(nèi)部有多達(dá)54個(gè)寄存器，用來控制芯片的數(shù)據(jù)接收，多芯片的同步，Mu clock工作，輸出電流等功能，并且有部分寄存器是指示寄存器（只讀），用戶可以通過讀出這些指示器的值來確認(rèn)芯片目前的工作狀態(tài)。圖1中默認(rèn)的4線SPI接口線包括時(shí)鐘 （SCLK）、串行端口使能（CS）、串行數(shù)據(jù)輸入（SDIO），和串行數(shù)據(jù)輸出（SDO）。

2）時(shí)鐘部分：AD9739芯片所有時(shí)鐘全部為差分時(shí)鐘，共5對，分別為：DACCLK：DA芯片的時(shí)鐘輸入；DCO：數(shù)據(jù)輸出時(shí)鐘，傳輸給 MCU；DCI：數(shù)據(jù)輸入時(shí)鐘；SYNC_IN和SYNC_OUT為多片同步時(shí)鐘。本文中兩片AD9739同步工作，需要利用SYNC_IN和SYNC_OUT實(shí)現(xiàn)同步。DACCLKC設(shè)置TxDAC核的數(shù)據(jù)更新率，它作為主時(shí)鐘分配給內(nèi)部和外部時(shí)鐘信號。為了簡化和主機(jī)程序的同步關(guān)系，AD9739傳輸一路LVDS時(shí)鐘（DCO）給主機(jī)，其中DCO和DCI的頻率相等。

3）數(shù)據(jù)部分：AD9739使用了雙端口DB0[13:0]和DB1[13:0]同時(shí)傳輸數(shù)據(jù)，這樣可以將數(shù)據(jù)的傳輸速率降為芯片時(shí)鐘的1/2，可以提高數(shù)據(jù)傳輸?shù)恼_性，然后芯片內(nèi)部把從兩端口收到的數(shù)據(jù)合成一組。AD9739采集數(shù)據(jù)使用的是DDR模式，即當(dāng)DCI的上升沿和下降沿同時(shí)采集數(shù)據(jù)，這樣數(shù)據(jù)時(shí)鐘的頻率就降為芯片時(shí)鐘的1/4，是數(shù)據(jù)傳輸速率的1/2。降低時(shí)鐘的傳輸頻率就意味著可以提高時(shí)鐘的質(zhì)量，這也可以提高高速傳輸數(shù)據(jù)的正確率。

3 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

3.1 原理框圖

硬件電路的實(shí)現(xiàn)主要包括，一片XILINX公司的VIRTEX-6系列的 FPGA XC6VLX130T1156[5]，兩片 ADI公司的2.5GSPS高速D/A轉(zhuǎn)換AD9739，一片Micrel公司的時(shí)鐘扇出芯片SY89833L，一片D/A輸入時(shí)鐘芯片ADCLK946CPZ及開關(guān)電源芯片等，硬件實(shí)現(xiàn)框圖如圖2所示。

圖2 系統(tǒng)原理框圖Fig.2 System block diagram

如圖2所示，本設(shè)計(jì)中用到兩片AD9739同步工作，2.2 GHz差分時(shí)鐘經(jīng)過ADCLK946CPZ之后分別給到兩片AD9739的DACCLK，而DCO作為數(shù)據(jù)輸出參考時(shí)鐘給到FPGA內(nèi)部的DCM，在FPGA內(nèi)部將DCO時(shí)鐘頻率進(jìn)行4分頻作為16路DDS的驅(qū)動時(shí)鐘，再由OSERDES進(jìn)行并串轉(zhuǎn)化合成1路高頻信號，F(xiàn)PGA將產(chǎn)生DCI和數(shù)據(jù)，DCI作為D/A的數(shù)據(jù)輸入時(shí)鐘，F(xiàn)PGA將保證DCI的采樣沿能夠采到雙端口數(shù)據(jù)DB0和DB1的有效部分。

3.2 高速DAC與FPGA接口設(shè)計(jì)

XILINX公司的VIRTEX-6系列的FPGAXC6VLX130T1156具有300個(gè)LVDS差分邏輯接收通道，由于DAC的輸入和FPGA的輸出均設(shè)計(jì)為LVDS邏輯標(biāo)準(zhǔn)，因此DAC與FPGA可以直接相連[6-7]。本設(shè)計(jì)需要兩片DAC同步工作，多片AD9739同步工作是需要保證所有的設(shè)備具有匹配的布線延遲，也就是兩片AD9739在相同的時(shí)鐘驅(qū)動下給予相同的數(shù)據(jù)流，DAC輸出數(shù)據(jù)應(yīng)該具有相同的相位關(guān)系。造成芯片之間相位模糊的主要來源是內(nèi)部的4分頻電路，由于上電之后分頻器的狀態(tài)未知，所以同步工作的方法就是確保具有匹配的布線延遲。本設(shè)計(jì)中，ADCLK946到兩片D/A之間的PCB走線長度要匹配，這是確保時(shí)鐘信號具有匹配傳播延遲。

FPGA和AD9739實(shí)現(xiàn)高速信號發(fā)生過程如下：為了實(shí)現(xiàn)AD9739數(shù)據(jù)和時(shí)鐘的時(shí)序同步，本設(shè)計(jì)利用AD9739內(nèi)部LOOP CLOCK BUFFER和FPGA內(nèi)部IODELAY實(shí)現(xiàn)時(shí)鐘和數(shù)據(jù)對齊，其中DAC的環(huán)路時(shí)鐘緩沖器可以通過SPI對寄存器進(jìn)行配置，而FPGA的IODELAY是專門用來滿足高速時(shí)序要求而設(shè)計(jì)的特定資源，假如以200 MHz時(shí)鐘做參考舉例，可以實(shí)現(xiàn)步進(jìn)64ps的時(shí)序調(diào)整，DAC的時(shí)鐘緩沖器和FPGA的PLL/DCM結(jié)合用于AD9739時(shí)鐘和數(shù)據(jù)的同步傳輸。

3.3 上位機(jī)軟件設(shè)計(jì)

上位機(jī)軟件主要是通過串口和FPGA進(jìn)行通信，上位機(jī)編程是在Visual Studio 2008環(huán)境中實(shí)現(xiàn)。開啟軟件可自動連接FPGA板卡，當(dāng)系統(tǒng)與軟件建立連接之后，軟件將接管系統(tǒng)控制權(quán)，通軟件界面選擇播放通道以及對相應(yīng)通道參數(shù)進(jìn)行配置。需要配置的參數(shù)如下：Pulse Time（us）：脈沖時(shí)間；Start Fre（MHz）：信號起始頻率；Final Fre（MHz）：信號終止頻率；PRT：信號周期重復(fù)時(shí)間。軟件結(jié)構(gòu)框圖如圖3所示。

圖3 軟件結(jié)構(gòu)Fig.3 Software architecture

當(dāng)信號的起始頻率與信號終止頻率相同時(shí)，系統(tǒng)播放單頻信號。當(dāng)信號的起始頻率與信號終止頻率不同時(shí)，系統(tǒng)播放線性調(diào)頻信號。

4 實(shí)驗(yàn)測試數(shù)據(jù)

本設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的多路并行DDS合成寬帶信號源，系統(tǒng)工作時(shí)鐘 137.5 MHz，D/A采樣率為 2.2 GHz，輸出頻率范圍1 MHz~1.1 GHz，頻率分辨率小于0.5 Hz，D/A轉(zhuǎn)換器量化位數(shù)為14位。實(shí)驗(yàn)測試結(jié)果如圖4所示。

圖4 用頻譜儀測試DAC的輸出Fig.4 Output waveforms of DAC using the spectrum analyzer to get

從實(shí)驗(yàn)截圖可知，當(dāng)信號源播100~900 MHz寬帶信號時(shí)，帶內(nèi)平坦度約為4dB，當(dāng)信號源播500~900 MHz時(shí)，帶內(nèi)平坦度約為3 dB。圖4（c）為500 MHz時(shí)測得的無雜散動態(tài)范圍，小于-50 dB，滿足實(shí)際工程需要。

5 結(jié)束語

介紹了采樣速率高達(dá)2.5GSPS的D/A AD9739，通過FPGA作為高速D/A的核心控制，實(shí)現(xiàn)了2.2GSPS實(shí)時(shí)采樣率、14bit的D/A轉(zhuǎn)換量化位數(shù)的雙通道同步寬帶信號源。通過對輸出寬帶信號和單頻信號頻譜的測試，與傳統(tǒng)方法相比，結(jié)果顯示該設(shè)計(jì)諧波雜散較高，帶內(nèi)平坦度較好，滿足設(shè)計(jì)要求。

[1]ADI Corporation.AD9739 datasheet[EB/OL].[2013-3-21]http://www.analog.com/zh/digital-to-analog-converters/highspeed-da-converters/ad9739/products/product.html.

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[5]Xilinx Corporation.Virtex-6 series FPGA data sheets[EB/OL].[2013-3-21]http://www.xilinx.com.

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