IR-UWB數字相干接收機的硬件電路設計

丁正剛 ， 侯春宇 ， 于慶法 ， 姜亞祥

（1.中國科學院 空 間科學與應用研究中心，北京 1 00190；2.中國科學院大學 北 京 1 00190）

目前，脈沖超寬帶信號的接收方法主要包括閾值檢測、能量檢測和波形相關檢測等，閾值檢測、能量檢測檢測誤差大，抗噪聲性能較差。將超寬帶脈沖信號采樣、數字化之后再進行信號檢測，具有算法設計靈活，檢測誤差小和抗噪聲性能優良的特點[1]。本文基于軟件無線電的思想設計了一款超寬帶數字相干接收機。IR-UWB信號由天線接收后，經低噪聲放大器放大后進行采樣，采樣后的數據由FPGA接收并進行處理。由于IR-UWB信號的帶寬寬（GHz量級），所需采樣的速率為數GHz，采樣電路的設計是接收機設計的重點。一般來說，高速采樣的解決方案有兩種：一種是采用并行低速采樣器組等間隔的進行采樣[2]；另一方案是使用一片超高速ADC進行采樣。現在生產的高速ADC一般都采用了多通道技術，同時在采樣后都會有片內的降速接收的邏輯電路，使用戶更易處理接收到的高速數據流。

NS公司的ADC08D1XX系列是一類實用性很強的高速ADC系列，該系列ADC為8位雙通道A/D轉換器，采用雙通道交織時，其最高采樣速率從1 GHz到3.4 GHz。這一系列的引腳分布和封裝都相同，可以根據用戶需要升級到最高3.4 GHz的采樣速率，而外圍電路不需要做改變。本設計的高速采樣模塊選用的是ADC08D1000[3]。ADC08D1000是ADC08D1XX系列中的一款高速模/數轉換芯片，其時鐘和數據的輸入輸出均采用差分形式，典型功耗1.6 W。它具有雙通道結構，每個通道的最高采樣率可達1.3 GHz，分辨率為8 bit，雙通道交織采樣時可達到2 GHz的采樣率。

本文在接下來將分別對數字相干接收機的設計方案、高速ADC電路的設計、高速電路的設計、FPGA設計進行介紹，最后將介紹數字相干接收機測試結果。

1 數字相干接收機設計方案

數字相干接收機主要由電源模塊，高速ADC，高速時鐘電路，FPGA，接口電路等組成。圖1為數字相干接收機系統框圖。

圖1 系統框圖Fig.1 System block diagram

IR-UWB信號由天線接收后通過芯片RELAY-RF303，經過直流耦合或者交流耦合通路，然后選擇經過BALUN或是差分放大器輸入到ADC的模擬信號輸入端。而后高速ADC在精準的時鐘控制下對信號采樣，采樣后的高速數字信號傳輸給FPGA，FPGA計算的相關結果通過USB接口上傳到PC機。

對電路的控制和ADC輸出數據的接收和相關運算處理是FPGA完成的。文中FPGA采用Xilinx公司FPGA-Virtex4。

高速ADC的采樣時鐘信號有兩種方案：一個是鎖相環路產生的1 GHz的時鐘，一個是接收板外部輸入的時鐘信號。

2 高速ADC電路設計

本文高速采樣電路選用的芯片是ADC08D1000。ADC08D1000是原美國國家半導體公司（現被TI收購）推出的一款高速模/數轉換芯片，其時鐘和數據的輸入輸出均采用差分形式，典型功耗1.6 W。它具有雙通道結構，每個通道的最高采樣率可達1.3 GHz，分辨率為8 bit，雙通道互插采樣時可達到2 GHz的采樣率。內部集成了1:2的數據多路分離器（DMUX）和 LVDS輸出緩沖器可以降低輸出數據率方便與多種類型的高速 FPGA直接相連實現高速率的數據存儲和處理。為了補償由于器件參數離散和傳輸路徑差異所造成的采樣數據誤差，該ADC具有針對每路ADC數據的積分非線性（INL）、增益（Gain）、偏置（Offset）、相位（Phase）的控制和校正。

輸出時鐘DCLK用于外部器件鎖存數據，當采用DDR（Double Data Rate）模式輸出數據時，ADC內部做串并轉換，輸出時鐘為采樣時鐘的二分頻。這種方式降低進入FPGA的時鐘速率為采樣頻率的1/4，為后續數據處理提供方便。輸出CalRun用于指示芯片的自校準狀態過程，OR用于指示輸入是否超出量程。ADC08D1000的結構如圖2所示。

在本系統中，采用串行接口配置ADC08D1000的工作模式，兩個ADC模塊都為I通道使用，進行雙通道互插采樣，采樣數據為DDR模式輸出。IR-UWB信號經過微波放大器放大后，通過I通道進入該芯片，采樣輸出四路DDR模式數據。

由于從天線輸出的信號為單端信號，而ADC的模擬輸入端為差分形式，所以需要在信號進入ADC前將信號由單端信號變差分信號，在其前端加入巴倫和差分放大器LMH6555，使用FPGA控制RELAY進行選擇是否對輸入信

圖2 ADC08D1000的結構框圖Fig.2 ADC08D1000 block diagram

3 高速時鐘設計

時鐘信號的質量是決定采樣系統性能的關鍵因素，也是高速數據采集系統的難點。反映時鐘質量的指標主要有兩個：相位噪聲和相位抖動。在高速電路中，采樣時鐘的抖動必然造 成采樣點的偏離，從而導致系統整體性能的下降。主要在對采集數據信噪比和有效位數的影響上[4]。

本設計采用兩種時鐘提供時鐘信號：一個是電荷泵型集成鎖相環作為時鐘源，一個是接收板外部輸入的時鐘信號，由FPGA控制使用哪路時鐘作為有效的采樣控制時鐘。

鎖相環核心芯片為美國國家半導體公司的LMX2312U[5]，與壓控振蕩器和二階無源環路濾波器組成鎖相環。其中二階無源環路濾波器是環路的重要部分，決定了環路的頻率特性。

電荷泵型頻率合成器，通常由鑒相器、電流型電荷泵、可編程數字分頻器（包括主分頻器和參考分頻器）組成。采用該頻率合成器PLL電路的基本組成如圖3所示。鑒相器數字比相產生的電流序列脈沖經電荷泵電路輸出到環路濾波器，并轉換成VCO的控制電壓。圖4描述了在鎖定狀態下，鎖相環路相位的線性化數學模型。

圖3 鎖相環路基本組成Fig.3 Basic Phase-Lock-Loop （PLL）configuration

圖4 鎖相環線性化模型Fig.4 Linearized model of Phase-Lock-Loop （PLL）

由此，可得到開環、閉環增益，其表達式分別如式（1）、（2）所示，其中 Z（S）表示環路濾波器的傳遞阻抗；KΦ表示鑒相器的鑒相靈敏度，等于鑒相器輸出電流與兩輸入信號的相位差之比；KVCO表示VCO的調諧靈敏度；N表示主分比，等于VCO的輸出頻率與鑒相頻率之比。

VCO所選用型號為VCO190-992TY；環路濾波器選用二階無源濾波器。參考振蕩器輸出頻率20 MHz，頻率穩定度優于1×10-8。頻率綜合器中可編程分頻比，由控制模塊設置和控制。輸出功率由低噪聲放大器和衰減器調節。鎖相環結構框圖如圖5所示。

圖5 鎖相環結構框圖Fig.5 Frame diagram of Phase-Lock-Loop （PLL）

4 FPGA設計

FPGA對采樣后數據的處理主要包括3方面：差分至單端信號轉換、串并轉換、二進制補碼轉換。

ADC08D1000的采樣數據和鎖存時鐘都是以差分形式輸出的，采用LVDS_25差分信號標準。差分信號相對于單端信號在傳輸過程中具有較高的噪聲抑制功能，其較低的電壓擺幅允許差分對線擁有較高的數據傳輸速率，同時消耗的功率更小，產生的電磁輻射也更低，因此ADC08D1000的高速采樣數據采用差分形式傳輸是非常必要的。然而FPGA內部處理的是單端信號，于是需要將接收下來的采樣數據轉換成單端信號，可以使用Xilinx FPGA中的基元IBUFDS來實現。

高速采樣芯片ADC08D1000的采樣數據速率很高，為了便于FPGA的接收和處理，該芯片的采樣數據設定為DDR模式輸出。然而FPGA內部的觸發器是單邊沿觸發形式，于是需要將接收的數據轉換成SDR（Single Data Rate）模式，可以使用Xilinx FPGA中的基元IDDR來實現[6]。

Xilinx FPGA中的基元IBUFDS和IDDR只能處理1位信號，而ADC08D1000的采樣數據為8位，為了便于處理，設計一個將8位數據同時進行差分轉單端和并串轉換處理的模塊，其時序如圖7所示，其中DCLK為ADC08D1000輸出的數據鎖存時鐘，Dpin_P和Dpin_N是采樣數據的差分形式，D_r和D_f分別對應于DCLK前一個周期的上升變沿和下降邊沿的鎖存數據。

圖6 差分轉單端和串并轉換示意波形Fig.6 The waveform of differential signal turning to single ended signal and deserializer

經過上述的差分轉單端和串并轉換處理，數據還原為ADC08D1000的輸出編碼格式。ADC08D1000的采樣數據采用二進制線性編碼，假設采樣的滿量程為VIN，最高值+VIN/2編碼為全 1（1111 1111），最低值-VIN/2編碼為全 0（0000 0000），這樣的編碼導致0V在1000 0000和0111 1111之間。后續的相關運算需要將采樣數據轉換成二進制補碼的形式，根據輸出編碼的特點，只需將數據的最高位取反即可得到二進制補碼形式，誤差為（1/512）Vp-p。

5 電路制作和測試結果

圖7 數字相干接收機的實物圖Fig.7 Photo of the digital coherent receiver

本文設計的數字相干接收機的實物圖如圖7所示。分別使用安捷倫公司的高速采樣示波器和數字接收機對信號發生器產生的脈寬為1 ns的單脈沖信號和脈沖重復頻率為1 MHz，脈寬為1 ns的脈沖信號串進行采樣。采樣結果如圖8、圖 9所示。 圖 8（a）和圖 9（a）兩圖的結果是使用安捷倫公司的高速采樣示波器DSA-X 91604X采樣的結果。該示波器輸入帶寬為16 GHz，采樣速率為40 GSa/s。

對比圖8中圖（a）和圖（b），可以看出數字相干接收機可以對脈寬為1ns的脈沖準確的接收到，但由于采樣速率的限制和ADC的時鐘的失真和抖動的影響，采樣結果得到的脈沖的幅度和相位都與輸入信號有所差別。對比圖9（a）和（b）可以看到對單脈沖的采樣結果基本符合采樣定理，只能恢復出脈沖的大概的波形。測試結果證明，本文設計的數字相干接收機是能夠對脈寬大于等于1 ns的單脈沖信號做到很好的接收。

對比圖9中圖（a）和圖（b），數字接收機對脈沖串的采樣

圖8 示波器和數字相干接收機對脈寬1 ns單脈沖采樣結果Fig.8 Single pulse of 1ns pulse width sampled by oscilloscope and digital coherent receiver

圖9 示波器和數字相干接收機對1 MHz脈寬1 ns單脈沖采樣結果Fig.9 1 MHz pulse of 1 ns pulse width sampled by oscilloscope and digital coherent receiver

的誤碼率很低，結果與示波器結果相仿。但由于ADC的時鐘的失真和抖動的影響，脈沖幅度上的變化比較大。測試結果證明，本文設計的數字相干接收機是能夠對脈寬1 ns，重復頻率為1 MHz的脈沖信號做到很好的接收。

6 結束語

文中介紹了基于高速采樣芯片ADC08D1000和Xilinx FPGA Virtex-4的IR-UWB數字相干接收機，可實現對1 ns脈寬的IR-UWB信號的數字化接收。文中，ADC08D1000的單路采樣頻率為1 024 MHz，總采樣頻率2 048 MHz，IRUWB信號的重復頻率為1 MHz，脈沖寬度1 ns，占空比為1%。系統功耗低，整體功耗在8 W以內。由于TI公司的ADC08D1XXX系列的多款ADC封裝和引腳分布相同，本系統可以通過更換高速ADC進行升級。

[1]Mahfouz.Investigation of high using UWB technology accuracy indoor 3-D positioning[J].in IEEE transaction on Microwave Theory and Technology，2008，56（6）：1316-1330.

[2]Agarwal D，Anderson C R，Athanas P M， An 8-GHz ultrawideband transceiver prototyping testbed[J].in Proc.IEEE 16th Int.WorkshopRapid Syst.Prototyping，2005：121-127.

[3]TI.ADC08D1000 High Performance， Low Power， Dual 8-Bit，1 GSPS A/D Converter[EB/OL].[2009].www.xilinx.com.

[4]陳寧，費元春.高速數據采集系統中的孔徑抖動[J].北京理工大學學報，2003，23（2）:234-237.

CHEN Ning，FEI Yuan-chun.Effects of aperture jitter to the signal noice ration in high speed data acquisition systems[J].JournalofBeijingInstituteofTechnology，2003，23（2）:234-237.

[5]TI.LMX2310U/LMX2311U/LMX2312U/LMX2313U PLLatinum Ultra Low Power Frequency Synthesizer for RF Personal Communications[EB/OL].[2011].www.ti.com.

[6]Xilinx.Virtex-4 FPGA user guide [EB/OL].[2011].www.xilinx.com.