基于FFT譜分析測(cè)頻算法的FPGA實(shí)現(xiàn)

摘 要：在FPGA實(shí)驗(yàn)中，主要是用FPGA來實(shí)現(xiàn)FFT，使其完成對(duì)信號(hào)的頻譜分析。實(shí)驗(yàn)中設(shè)計(jì)流水線結(jié)構(gòu)FFT，主要是進(jìn)行蝶形單元的設(shè)計(jì)；旋轉(zhuǎn)參數(shù)生成；FFT系統(tǒng)仿真測(cè)試。

關(guān)鍵詞：FPGA；QuartusⅡ；FFT處理器

1 實(shí)驗(yàn)原理及步驟

1.1 QuartusⅡ開發(fā)環(huán)境

QuartusⅡ是Altera公司提供的FPGA/CPLD集成開發(fā)軟件，在QuartusⅡ上可以完成設(shè)計(jì)輸入、HDL綜合、布新布局（適配）、仿真和選擇以及硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、開始處理和器件編程。QuartusⅡ具備仿真功能，同時(shí)支持第三方的仿真工具（如ModelSin）。此外，QuartusⅡ與MATLAB和DSP Builder結(jié)合，可用進(jìn)行基于FPAG的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的工具EDA工具。

FFT算法種類很多，基本上可分為兩大類：一類是針對(duì)N等于2的整數(shù)次冪的算法，如基2算法、基4算法和分裂基算法等；另一類是針對(duì)N不等于2的整數(shù)次冪的算法，以Winograd為代表，它們有重要的理論價(jià)值，但是不適于硬件實(shí)現(xiàn)。基2算法結(jié)構(gòu)簡(jiǎn)單，但運(yùn)算量大。基4算法相對(duì)于基2算法更為復(fù)雜，但是計(jì)算量減少了。FFT算法按分解方式的不同又可以分為時(shí)域抽取算法（decimation in time，DIT）和頻域抽取算法（decimation in frequency，DIF）兩種。這兩種算法在本質(zhì)上都是一種基于標(biāo)號(hào)分解的算法，在運(yùn)算量和復(fù)雜性等方面完全一樣。考慮到本設(shè)計(jì)FFT運(yùn)算的點(diǎn)數(shù)不是太多，故選用了時(shí)域抽取基2算法（DIT）。

1.3 按時(shí)間抽取的基-2FFT算法（DIT-基2-FFT）原理

FFT算法由多級(jí)蝶形運(yùn)算構(gòu)成，具體運(yùn)算流圖也有多種形式。本設(shè)計(jì)選用了輸入倒序、輸出順序的運(yùn)算流圖，圖3所示為N=8點(diǎn)時(shí)的DIT-FFT運(yùn)算流圖。這種運(yùn)算流圖是同址運(yùn)算，其優(yōu)點(diǎn)是：在同一級(jí)運(yùn)算中， 每個(gè)蝶形的兩個(gè)輸入數(shù)據(jù)只對(duì)計(jì)算本蝶形有用，而且蝶形的輸入輸出數(shù)據(jù)節(jié)點(diǎn)又同在一條水平線上，這就意味著計(jì)算完一個(gè)蝶形運(yùn)算后，所得輸出數(shù)據(jù)可以立即存入元出入數(shù)據(jù)所占用的存儲(chǔ)器。因此，在硬件實(shí)現(xiàn)時(shí)可以節(jié)省存儲(chǔ)單元。

1.4 FFT處理器結(jié)構(gòu)設(shè)計(jì)

FFT算法的FPGA硬件實(shí)現(xiàn)在Altera公司的MAX+plusⅡ系統(tǒng)環(huán)境下開發(fā)完成，選用基于查找表結(jié)構(gòu)內(nèi)嵌存儲(chǔ)器的APEX20系列FPGA器件。圖4為FFT處理器的結(jié)構(gòu)圖。本設(shè)計(jì)采用單元結(jié)構(gòu)設(shè)計(jì)思路，整個(gè)處理器由數(shù)據(jù)接收單元、運(yùn)算單元、旋轉(zhuǎn)因子存儲(chǔ)單元、地址產(chǎn)生單元和中央控制單元5個(gè)單元組成，各單元在中央控制單元的控制下協(xié)調(diào)工作。其中，內(nèi)部接收單元采用乒乓RAM結(jié)構(gòu)，擴(kuò)大了數(shù)據(jù)吞吐量，計(jì)算單元采用流水與并行結(jié)合的結(jié)構(gòu)，加快了運(yùn)算速。

1.5 中央控制單元

中央控制單元是整個(gè)系統(tǒng)的控制核心，其主要功能是控制數(shù)據(jù)流向，協(xié)調(diào)各單元之間的運(yùn)行。中央控制單元根據(jù)系統(tǒng)時(shí)鐘確定當(dāng)前蝶型運(yùn)算所處的級(jí)數(shù)m和個(gè)數(shù)n，并把m、n傳送給地址產(chǎn)生單元。地址產(chǎn)生單元產(chǎn)生蝶型運(yùn)算兩個(gè)輸入數(shù)據(jù)和旋轉(zhuǎn)因子的地址，并把地址傳送給運(yùn)算RAM和旋轉(zhuǎn)因子存儲(chǔ)器。在中央控制單元讀使能信號(hào)控制下兩個(gè)輸入數(shù)據(jù)和旋轉(zhuǎn)因子被讀出。讀出的數(shù)據(jù)進(jìn)行必要的延遲和定標(biāo)處理后，送給運(yùn)算單元。經(jīng)過蝶型運(yùn)算后，運(yùn)算結(jié)果按原址寫入RAM。

1.6 數(shù)據(jù)接收單元

數(shù)據(jù)接收單元主要功能是按幀接收外部數(shù)據(jù)，并將每幀數(shù)據(jù)按碼位倒置的順序乒乓存入接收RAM1或接收RAM2。中央控制單元交替的對(duì)接收RAM中的數(shù)據(jù)進(jìn)行處理，當(dāng)中央控制單元將接收RAM1中的數(shù)據(jù)取出，經(jīng)過蝶型運(yùn)算，結(jié)果存入運(yùn)算RAM1的同時(shí)上一幀數(shù)據(jù)的FFT運(yùn)算結(jié)果從運(yùn)算RAM2取出。接收RAM用FPGA的片上雙口RAM實(shí)現(xiàn)，接收單元控制寫端口，中心控制單元控制讀端口。

1.7 運(yùn)算單元

運(yùn)算單元由蝶型運(yùn)算器和運(yùn)算RAM組成。蝶型運(yùn)算器完成對(duì)輸入數(shù)據(jù)的蝶型運(yùn)算，運(yùn)算RAM作為FFT的中間數(shù)據(jù)緩存。蝶型運(yùn)算器輸入數(shù)據(jù)為A=Ap+Aqj，B=Bp+Bqj，旋轉(zhuǎn)因子WrN=Wp+Wqj，蝶型運(yùn)算輸出如式（3）所示。根據(jù)式（3），蝶型運(yùn)算器可由一個(gè)復(fù)數(shù)乘法和兩個(gè)復(fù)數(shù)加（減）法器組成。為了提高運(yùn)算速度采用并行運(yùn)算，用四個(gè)實(shí)數(shù)乘法器、三個(gè)實(shí)數(shù)加法器、三個(gè)實(shí)數(shù)減法器組成。蝶型運(yùn)算器實(shí)現(xiàn)框圖如圖5所示。蝶型運(yùn)算各個(gè)模塊利用MAX+plusⅡ開發(fā)軟件中所提供的宏單元生成。

運(yùn)算RAM1和運(yùn)算RAM2作為FFT的中間數(shù)據(jù)緩存。兩塊RAM交替作為數(shù)據(jù)讀出和運(yùn)算結(jié)果寫入單元，直到第6級(jí)蝶型運(yùn)算完成。

1.8 旋轉(zhuǎn)因子存儲(chǔ)單元

旋轉(zhuǎn)因子存儲(chǔ)單元，存儲(chǔ)FFT運(yùn)算所需要的旋轉(zhuǎn)因子WrN，WrN=e（-j2？仔/N）r（r=0，1，…，N/2-1）。旋轉(zhuǎn)因子先在Matlab中分實(shí)部和虛部產(chǎn)生，轉(zhuǎn)化成16位定點(diǎn)數(shù)，并將結(jié)果保存成hex文件格式。利用MAX+plusII軟件提供的ROM宏模塊“l(fā)pm_rom”產(chǎn)生兩個(gè)（N/2）×16bit的ROM，并分別用旋轉(zhuǎn)因子實(shí)部和虛部對(duì)應(yīng)的hex文件對(duì)兩個(gè)ROM初始化，這樣旋轉(zhuǎn)因子的值就固化在了FPGA中。對(duì)應(yīng)不同級(jí)的蝶型運(yùn)算，地址產(chǎn)生器產(chǎn)生相應(yīng)的地址送給ROM將旋轉(zhuǎn)因子讀出。

1.9 地址產(chǎn)生單元

1.10 塊浮點(diǎn)單元

塊浮點(diǎn)單元采用文獻(xiàn)提出的算法和實(shí)現(xiàn)方法。其基本思想是每級(jí)蝶型運(yùn)算結(jié)果動(dòng)態(tài)擴(kuò)展但最大擴(kuò)展2位。塊浮點(diǎn)單元對(duì)蝶型運(yùn)算結(jié)果的高3位進(jìn)行檢測(cè)，判斷當(dāng)前結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)，記錄當(dāng)前級(jí)的最大擴(kuò)展位數(shù)。下一級(jí)蝶型運(yùn)算時(shí)，根據(jù)前一級(jí)的最大擴(kuò)展位數(shù)，對(duì)讀出的數(shù)據(jù)進(jìn)行定標(biāo)，選取數(shù)據(jù)送入蝶型運(yùn)算器。塊浮點(diǎn)單元將每一級(jí)運(yùn)算結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)進(jìn)行累加，和FFT運(yùn)算結(jié)果一同輸出。

1.11 FFT處理器功能仿真與設(shè)計(jì)驗(yàn)證

3 結(jié)束語(yǔ)

由圖7～圖9所示可以看出，由于處理器采用定點(diǎn)運(yùn)算，在進(jìn)行乘法和加法運(yùn)算時(shí)不可避免的造成一定的誤差，尤其是在功率譜接近零值的這些點(diǎn)上，相對(duì)誤差較大；但是在我們無奈所關(guān)心的功率譜的幅值點(diǎn)上，相對(duì)誤差僅為百分之一左右，完全可以滿足大多數(shù)應(yīng)用對(duì)于運(yùn)算精度的需求。

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