一種TD-LTE綜測儀中跳頻合成器的設計

黃武

（中國電子科技集團公司第41研究所 安 徽 蚌 埠 2 33010）

3GPP組織在LTE系統中定義了3類跳頻方式:調度決定頻域位置的跳頻、分段的偽隨機化跳頻和鏡像跳頻。在LTE寬帶系統中，跳頻技術在上行的數據傳輸中被采用。LTE系統支持兩種跳頻方式，一個是子幀間跳頻，一個是子幀內跳頻。兩種方式的區別在于跳頻的時間間隔。

在LTE-Advanced中，由于引入了增強MIMO和載波聚合等先進技術，對接收機的帶寬要求達到100 MHz的量級，隨著帶寬的增加，勢必影響接收機的諸多性能，特別是干擾、雜散等指標將進一步惡化，從而影響數字調制測量參數如EVM等指標的降低，這也大大損害了接收機的整機性能。所以，在大帶寬測量時，往往采取在不改變分析帶寬的前提下，通過本振的多次跳變來進行大測量帶寬的擬合，保證了大帶寬下的接收機的測量指標。

跳頻速度的高低直接反映跳頻系統的性能，跳頻越高抗干擾的性能越好，軍用的跳頻系統可以達到每秒上萬跳。實際上第二代移動通信GSM系統也是跳頻系統，其規定的跳頻為每秒217跳。出于成本的考慮，商用跳頻系統跳速都較慢，一般在50跳/秒以下。由于慢跳頻系統實現簡單，因此低速無線局域網產品常常采用這種技術。

1 LTE的幀結構

LTE的幀結構（TDD）如圖l所示。一個10 ms的無線幀由兩個半楨構成，每個半幀5 ms，每個半幀由上行子幀、下行子幀和特殊子幀構成。每個子幀長度為1 ms，由兩個長度為0.5ms的時隙構成，特殊子幀包含3個部分：DwPTS(下行導頻時隙)、GP(保護間隔)、UpPTS(上行導頻時隙)，其中 GP 是用作上下行子幀轉換的保護間隔。DwPTS可以發送下行數據，而GP和UpPTS則不能發送數據。

圖1 TD-LTE幀格式結構Fig.1 Configuration of frame for TD-LTE

LTE上行鏈路通常采用跳頻傳輸方式，即用戶在一個子幀的2個時隙中占用不同的頻帶，并可為LTE上行鏈路提供額外的頻率分集和干擾分集，但是，跳頻傳輸方式也會導致相差法失效。因此，LTE上行鏈路中的跳頻應用也受到一定的限制，要求跳頻速度在20 μs以內，才能有效地確保鏈路最大頻偏在其估計范圍以內。

近年來，隨著大規模集成電路的發展和各種新技術的應用，出現了很多頻率合成方案，相應的帶來了跳頻技術的快速發展，目前歸納起來，實現跳頻頻率合成的基本方法有三種：直接頻率合成法、鎖相頻率合成法和直接數字合成法。其中直接頻率合成法所用模擬器件多，實現過程中用到大量的開關、混頻器和濾波器,帶來了體積、功耗、屏蔽措施、制作工藝等相關要求，所以大規模集成較為困難，特別是體積和重量的限制，在90年代有被淘汰的趨勢，現今隨著工藝的進步又出現生機；直接數字合成法（DDS）的特點是可獲得極高的頻率分辨率，頻率切換時間極短，便于集成；缺點是合成頻段較低，輸出帶寬也受到限制，且輸出雜散難以解決[1]。目前代表產品有AD公司的AD9858、AD9910等產品，其輸入最高時鐘頻率達到2GHz，輸出最高合成頻率在450 MHz左右。綜上所述，目前研究最深、應用最廣的跳頻頻率合成方式仍是鎖相頻率合成法[2]。

2 環路參數的影響

鎖相跳頻頻率合成關注的技術指標有：輸出頻率范圍、輸出頻率分辨率、頻率雜散、相位噪聲與跳頻速度等。針對這些參數分別采用不同技術來達到設計要求，在環路中采用可編程分頻器，提高輸出頻率；采用小數分頻技術解決分辨率問題；改變環路帶寬，利用環路的窄帶濾波特性，來抑制相位噪聲和雜散，提高信號的頻譜純度[3]。本文主要討論通過改變環路的特性參數，加快環路的鎖定時間，從而提高頻率切換時間，滿足TD-LTE綜合測試儀的跳頻要求。

鎖相環環路相位模型如圖2所示，根據鎖相環理論，可推得二階環的開環傳遞函數為[1]：

圖2 鎖相環環路相位模型Fig.2 Model of phase for pll

其中 φi為參考輸入相位，φo為輸出相位，φe為鑒相輸出相位差，φb為反饋相位，Kd為鑒相器增益，F(s)為環路濾波器傳遞函數，N為分頻器分頻比，Ko/S為VCO的線性模型。

其閉環傳遞函數為：

ωn和ξ是環路的兩個重要參數，與鎖相環的鎖定時間相關，由閉環傳遞函數公式通過拉普拉斯變換的終值定理可以推出環路鎖定時間的表達式。

設頻率從發f1跳到f2，通過拉普拉斯反變換得到頻率階躍響應為：

從上式可以看出，環路鎖定時間與頻率跳變范圍、阻尼系數和環路固有頻率相關，與頻率跳變范圍成正比，與成反比關系。

可見，在可調的參數范圍內，鎖相環頻率合成器的跳頻速度主要由其帶寬決定，如何增加環路帶寬而又不降低其他指標，成為提高其跳頻速度的主要方法。與其對應，變帶寬技術在頻率合成和鎖相技術中被大量的探討。如果一味地增加環路帶寬，將勢必損害輸入信號頻譜純度，變帶寬雖然可以通過改變環路中任何一部分來實現，但主要是由鑒相器和環路濾波器來完成。改進鑒相特性，增加鑒頻功能，可擴展環路的捕捉帶寬，有利于縮短頻率捕獲時間。當環路未鎖時，增加環路帶寬，使頻率切換時間減小，同時縮小鑒相時的頻差，縮小環路的捕獲時間，加快了跳頻時間。一般當環路鎖定后，恢復或減小環路帶寬以抑制相位噪聲和雜散[4-5]。

3 實現方案

本方案在基本鎖相環的基礎上增加跳頻預置電路，如圖3所示。當LTE綜測儀工作在非跳頻狀態下，本振工作在鎖相狀態，保證寄生、雜散等指標；當LTE綜測儀工作在跳頻狀態時，本振切換增加跳頻預置電路，來改善環路參數提高跳頻速度。

圖3 鎖相環跳頻預置原理圖Fig.3 Pll frequency hopping preset schematics

根據鎖相環理論，鎖相環頻率合成器的頻率切換過程，分為頻率捕獲與相位跟蹤兩階段。頻率捕獲時間與初始頻差有關。相位跟蹤時間由環路參數決定，實際運算可知，頻率捕獲時間遠大于相位跟蹤時間[6]，增加預調DAC，就是通過減小初始頻差來縮短占據頻率切換過程主要時長的頻率捕獲時間，相當于微波電路中YTO的預置一樣，拉近了初始頻差。當LTE綜測儀工作在跳頻狀態時，在開始跳頻前，LTE綜測儀增加了一個跳頻學習過程，即在每一個跳頻頻率點，由跳頻碼尋址，獲得其在環路鎖定狀態下相對應的預調電壓值，經CPU存入跳頻RAM中，在跳頻過程中，強迫VCO在新的頻率附近振蕩，這樣就達到了減小頻差，提高跳頻速度的要求[7]。

4 實驗結果

本方案應用于某TD-LTE綜合測試儀中的跳頻合成器中可達到如下指標：在合成器的單頻段頻率跳變時間的典型值為16 μs；而整個合成器的頻率切換時間還受到調制帶寬的限制，跳頻的快慢與載波頻率高低有關?？珙l段頻率跳變時間的典型值為100 μs。圖4為本裝置在設置4個跳頻點進行頻率跳變時，用實時頻譜儀實測的跳頻速度值，3個時間間隔測量值為46 μs，即每兩點之間的跳頻時間約為16 μs。滿足LTE綜測儀對跳頻速度的設計要求。

圖4 跳頻速度測量Fig.4 Hopping speed measurement

5 結論

本文提出了一種改善鎖相環路參數，提高頻率切換速度的方法，該方法是通過增加跳頻前的預置，動態調整VCO的預置電壓，從而得到改善環路的鎖定的牽引條件、縮短環路頻率捕獲的鎖定時間，提高頻率合成器跳頻速度指標。通過實驗表明，該方案實現的LTE綜測儀頻率切換速度達到了16 μs的量級，與國外先進的跳頻儀表相當，完全可以滿足TD-LTE綜合測試儀對跳頻速度的要求。

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