一種新型高速FIR濾波器構造方法

謝偉

（電子信息控制重點實驗室，四川 成都 610036）

一種新型高速FIR濾波器構造方法

謝偉

（電子信息控制重點實驗室，四川 成都 610036）

針對傳統串行濾波器無法滿足工程實時性要求的問題，在分析傳統FIR濾波器處理結構的基礎上，提出一種基于多濾波器并行處理方式的高速FIR濾波器設計方法，使用多個低速率低階數濾波器并行工作達到高速率高階數濾波器的處理效果。仿真試驗表明：該方法能夠基于FPGA并行處理的架構，實現高速FIR濾波器的有效設計，解決在工程應用中高速率濾波器設計困難的問題。

高速處理；FIR濾波器；并行架構；FPGA設計

0 引 言

完成對離散信號的檢測與提取的必備條件是具有高速響應、寬頻帶的濾波器[1]。數字濾波器具有控制精度高、配置靈活等優點，在工程實現中得到廣泛使用。

按實現的網絡結構進行分類，可以把數字濾波器分成無限脈沖響應基本網絡結構的濾波器，即IIR濾波器；以及有限脈沖響應基本網絡結構的濾波器，即FIR濾波器[2]。相對于IIR濾波器，FIR具有線性相位、系統絕對穩定等優點，近年來越來越受到人們的重視。針對FIR濾波器的應用，很多學者進行了大量的研究工作，內容包括濾波器系數的簡化、濾波器結構的改進、FIR濾波器的高速設計等[3]。

其中高速FIR濾波器是通信、雷達、圖像處理等領域最常涉及的一種數字信號處理手段[4]。常用的基于DSP的實現方法，由于程序順序執行，其總體速度受限于串行指令執行的時間，執行速度必然不快。FPGA有著規整的內部邏輯陣列和豐富的連線資源，特別適合FIR濾波器的處理任務，相對于串行運算的DSP芯片來說，FPGA中的指令都是并行執行，其處理速度遠大于DSP的實現方式[5]。隨著高速、寬帶、實時等指標要求的越來越高，對數字濾波器處理速度的要求也隨之提高。

本文在已有研究的基礎上，針對FPGA的各種特點，提出一種高速FIR濾波器設計方法，該方法將一

個高速高階數FIR分解為多個低速低階數FIR濾波器，采用多個濾波器并行處理的方式，成倍提高了FIR濾波器的處理速度。

1 FIR濾波器基本結構

FIR濾波器的網絡結構特點是沒有反饋支路，其單位沖擊響應h（n）的階數是有限的，假設其階數為N，則濾波器的系統函數H（z）可以表示為[6]

濾波器系統的差分方程可以表示為

式中：x（n）——濾波器的信號輸入；

y（n）——濾波器輸出；

h（m）——濾波器的單位沖擊響應；

N——濾波器階數。

2 高速FIR濾波器設計

由圖1和式（2）可知，在傳統網絡結構下，FIR的工作速度主要受信號延時速度、乘法器速度和加法器速度限制，在FPGA中，乘法器和加法器均是由硬件實現，其指令都可以在一個時鐘周期內完成[7]，它們的處理速度由FPGA工作頻率決定，而延時速度也由FPGA的工作頻率決定，所以整個FIR濾波的工作速度由FPGA的工作頻率決定。但在現有FPGA設計水平和制造工藝基礎上，FPGA的實際工作頻率往往小于300 MHz，所以在傳統網絡結構的基礎上，FIR濾波器的速度不會太快[8]。

針對FPGA并行處理的特點，可以采用多個濾波器拼接的方式來解決上述問題。

由式（2）可知，濾波器的輸出可以用如下公式來表示：

其中：y（1）、y（2）、…、y（P）、y（P+1）分別表示第1、第2、…、第P、第P+1時刻的濾波器輸出值，x（1-N）、x（2-N）、…、x（0）、…、x（P-1）、x（P）分別表示第1-N、第2-N、…、第0、…、第P-1、第P時刻濾波器的輸入值，h（1）、h（2）、…、h（N）分別表示FIR濾波器的系數（共N階）。

在式（3）中，將濾波器在第1時刻、第P+1時刻、第2P+1時刻的輸出，即y（1）、y（P+1）、y（2P+1）等，以集合Y1/P表示，使{y（1），y（P+1），y（2P+1），…，y將濾波器在第2時刻、第P+2時刻、第2P+2時刻的輸出，即y（2）、y（P+2）、y（2P+2）等，以集合∈Y1/P表示；同理可得集合Y3/P、…YP/P。上述表述等效于將濾波器輸出y（n）抽取了P倍。

在式（3）中，將濾波器在第-P時刻、第0時刻、第P時刻的輸入，即x（-P）、x（0）、x（P）等，以集合XP/P表示，使{…，x（-P），x（0），x（P），…}∈XP/P；將濾波器在第-P+1時刻、第1時刻、第P+1時刻的輸入，即x（-P+1）、x（1）、x（P+1）等，以集合X1/P表示，使{…，x（-P+1），x（1），x（1+P），…}∈X1/P；同理可得，X2/P，…，XP-1/P。上述表述等效于將濾波器輸入x（n）抽取了P倍。

將濾波器系數h（1）、h（P+1）、h（2P+1）…、h（N-P+1）歸納成一類，令該類濾波器系數為H1/P=[h（1）、h（P+1），同理可得P個濾波器系數組H2/P，H3/P，…HP/P，其中每一個濾波器系數組代表一個階數為N/P的低階FIR濾波器。

根據上面的論述，以集合的形式描述式（3），可以寫成一種更通用表示方式，即：

將式（4）寫成矩陣形式，則可以表示為

式（4）和式（5）中，每一組濾波器系數HP/P代表一個大型濾波器抽取后的小型濾波器，其階數為N/P階。這樣一來，原來一個N階速度為V的大濾波器被分成了P2個N/P階速度為V/P的小濾波器，換而言之，濾波器的網絡結構由一個N階的直接串行結構變成了P2個的N/P階濾波器的并行結構，其網絡結構如圖2所示。

3 試驗結果

針對上述分析，使用本方法設計滿足期望指標的濾波器，并在FPGA中實現了該方法。

試驗結構框圖如圖3所示。

在FPGA中，使用DDS產生FIR濾波器的輸入信號，FPGA和DAC的輸入頻率均為800MHz。

濾波器的設計參數如下：

濾波器階數為32階；濾波器類型為低通濾波器；濾波器通帶＜200MHz；濾波器過渡帶為200～250MHz；帶外抑制為40dB；濾波器幅度增益為-3dB；通帶紋波為1dB。

DDS產生的信號參數如下：

信號中心頻率為175MHz；信號帶寬為250MHz；信號幅度為-12dBm；信號類型為噪聲調頻信號。

試驗中設式（4）中P等于4，即用16個8階200MHz的低速率小階數FIR濾波器拼接成一個32階800MHz的高速率大階數FIR濾波器，此時FPGA的工作頻率為200 MHz，DAC的工作頻率為800MHz。圖4為低通濾波器期望到達的幅頻響應曲線圖。圖5為濾波前后信號頻譜變化情況。

通過圖 5可以看出在濾波器的通帶為 0～200 MHz，過渡帶為50 MHz左右，而270 MHz已經位于濾波器的阻帶中，該頻點的幅度已經被抑制了49dB，可見滿足了帶外抑制超過40dB的要求。

New method of high-speed FIR filter constructing method

XIE Wei
（Electronic Information Control Laboratory，Chengdu 610036，China）

For detecting and amplifying micro signal，filter designing is always one of the key technologies.A high-speed FIR digital filter design method which is based on multi-filter parallel processing is discussed in this article.Compare to the traditional serial FIR filter，filter of a parallel structure of multiple low-speeds and low-order FIR filter has the same effectiveness with one highspeeds high-order FIR filter.The simulation is accomplished on digital circuit based on a FPGA of parallel structure，and results show that this new method is real-time，effective and feasible in high-speed FIR design.

high-speed；FIR filter；parallel process；FPGA design

TN713+.1；TN79；TN911.72；TB535+.2

：A

：1674-5124（2014）04-0075-03

10.11857/j.issn.1674-5124.2014.04.019

2014-01-08；

：2014-03-02

謝 偉（1982-），男，四川成都市人，高級工程師，碩士，主要從事信號檢測、陣列信號處理等方面的研究。