基于FPGA硬核的PCI Express實現

何春茂

（廣州銳達測控科技有限公司，廣東廣州 510385）

基于FPGA硬核的PCI Express實現

何春茂

（廣州銳達測控科技有限公司，廣東廣州 510385）

PCI Express速度快，性能穩定，廣泛使用于計算機與外圍設備的通信。根據PC平臺的運動控制器要求，采用Altera公司的EP4CGX30的硬核，實現PC機與DSP之間的通信，通過FPGA內部自帶的RAM，采用FIFO的方式，實現全雙工通信，滿足DSP與PC的通信要求。

FPGA；PCI Express；硬核

0 引言

目前，PC平臺的運動控制卡應用上，大多采用了PCI的通信方式，如雷賽科技公司的MDC1380、MDC1410等，固高科技公司的GE-200-SV-PCI、GE-300-SG-PCI等。PCI總線時鐘頻率為33.3 MHz/66 MHz，最大數據傳輸速率為133 Mb/s，能滿足大多數PC平臺的運動控制器的通信需求。對于通信速度要求更快只需要采用PCI Express總線進行通信。PCI Express總線是一種完全不同于過去PCI總線的一種全新總線規范，與PCI總線共享并行架構相比，PCI Express總線是一種點對點串行連接的設備連接方式，點對點意味著每一個PCI Express設備都擁有自己獨立的數據連接，各個設備之間并發的數據傳輸互不影響，而對于過去PCI那種共享總線方式，PCI總線上只能有一個設備進行通信，一旦PCI總線上掛接的設備增多，每個設備的實際傳輸速率就會下降，性能得不到保證。PCI Express總線有X1、X2、X4、X8、X16、X32通道規格。現在已經發展到了PCI-E 3.0。由于受限于FPGA器件的支持，本文使用了PCI-E 2.0規范。支持最大頻率為2.5 GHz，最大傳輸速度為512 Mb/s(雙工)。

1 硬件平臺

本文采用了Altera公司的Cyclone IV系列器件EP4CGX30F23，屬于低成本、低功耗FPGA。該器件有29 440個邏輯單元，1.08Mbits內嵌Memory模塊，290個最大I/O接口。同時，采用了Altera成熟的GX收發器技術，具有出眾的抖動性能和優異的信號完整性。PCI-SIG兼容收發器型號支持多種串行協議，支持2.5 GHz的收發頻率。FPGA實現PCI Express通信、伺服驅動器的控制及各信號的采集與輸出。

DSP采用的是TI公司的TMS320C6713，它是32位高速浮點型DSP，時鐘最高頻率為300 MHz，通過EMIF總線的方式和FPGA通信。DSP用來完成運動控制運算，硬件如圖1所示。

圖1 硬件平臺

2 數據流程

PCI Express體系結果分為四個層，分別為：物理層（Physical layer）、數據鏈路層（Link Lay?er）、處理層（Transaction Layer）、軟件層（Soft?ware Layer），其中，物理層、數據鏈路層及處理層已經包含在硬核中，用戶要實現的就是軟件層。如圖2中的讀模塊和寫模塊。PC端發送數據下來時，通過讀模塊，把接收到的數據放處FIFO，當DSP通過EMIF總線檢測到FIFO內部有數據時，就可以從FIFO中讀出數據。當DSP需要上傳數據時，也通過EMIF總線把數據寫到FIFO，當寫模塊檢測到FIFO有數據時，就通過AVLON-ST TX總線把數據打包傳輸給硬核，完成數據的通信流程。如圖2所示。

圖2 數據流程

3 硬核使用

3.1 硬核的生成

在quartus工程內，點擊工具菜單下面Mega?wizard Plug-In Manager，選擇IP Compiler for PCI Express。在System Settings菜單下，選擇Hard IP For PCI Express，Lanes選擇通道，該器件最大支持x4通道，本文選擇x1，Port Type框內選擇Na?tive EndPoint，作為終端設備。PC機輸入的差分參考時鐘Xcvr ref_clk選擇100 MHz，Application clock(應用時鐘頻率)為125 MHz。點擊下一步進入PCI resisters配置。在配置空間里，默認選擇一個64-bit Prefetchable memory，也可以開通多個存儲空間或I/O空間。PCI Read-only Registers是PC端對目標設備身份進行識別寄存器，可以選擇默認，也可以更改。如圖4所示。點擊Next進入PCI Capabilities設置，默認四條MSI中斷線。后面的配置選擇默認即可，最后點擊Finish，生成PCI Express硬核文件。

3.2 硬核關鍵信號說明

Avalon-ST RX組：即在讀模塊內完成這個功能。時序如圖3[1]所示。在rx_st_sop高電平時，即表讀時序開始，讀第一個數據，開始讀取數據，rx_st_eop高電平處讀取最后一個數據，即完成數據讀取，rx_st_valid高電平表示數據有效。

圖3 Avalon-ST RX時序

Avalon-ST TX組：在寫模塊內完成這個功能，時序如圖4[1]所示。在core_clk_out上升沿處，把tx_st_sop置高，并寫入第一個數據，同時把tx_st_valid置高，中間數據在tx_st_valid置高時輸入有效，最后一個數據寫入并把tx_st_eop置高。完成一幀數據的發送。

圖4 Avalon-ST TX時序

Clock組 ： 這 組 包 括 refclk、 pld_clk、core_clk_out、 pclk_in、 app_clk、 cal_blk_clk、clk250_out、clk500_out、fixedclk_serdes、recon?fig_clk等。其中refclk為輸入信號，與配置的ref_clk一至，由 PC端提供，core_clk_out、app_clk、clk250_out、clk500_out為硬核輸出時鐘，供應用層使用，core_clk_out用于發送接收模塊， app_clk用 于 中斷 模 塊。 pld_clk由core_clk_out驅動，保持應用層時鐘與硬核時鐘一至。pclk_in為仿真時鐘，連接到 refclk。cal_blk_clk為發送基準時鐘，連接至core_clk_out。reconfig_clk，serdes、分別為固定的50 M、125 M時鐘，必須于外部時鐘驅動，可用PLL鎖相環產生50 M和125 M的時鐘來驅動。

Reset組：這組包括crst、npor、srst。crst為同步配置復位，高電平有效，可由pcie_rstn(pcie插槽復位引腳)和local_rstn(硬件復位引腳)邏輯與之后再取反得到的信號來驅動。npor為異步上電復位，低電平有效，可local_rstn來驅動。Srst為同步數據通路復位，高電平有效，可由lo?cal_rstn取反后來驅動。

Interrupt組。這組由上層中斷應用模塊來驅動。可產生MSI Interrupts和Legacy Interrupt二種中斷。其中MSI Interrupts如圖5[1]所示。在app_mis_req高電平下，寫入app_mis_tc和 pp_msi_num，當硬核承認信號app_msi_ack為高時，將產生一個MSI報文向處理器申請中斷，完成MSI中斷操作。

圖5 MSI Interrupt

Legacy Interrupt操作時序如圖6[1]所示。將app_int_sts信號置高，然后等待app_int_ack變高，即產生一個Assert_INTA信息報文向處理器申請中斷。

圖6 Legacy Interrupt

其他信號組用戶可以根據需要進行選擇使用。

4 PCI Express通信報文

PCI Express硬核已經生成了數據鏈路層和處理層，用戶只需要完成應用層，即完成接收、發送及中斷等模塊。PCI Express通信報文有內存讀、內存寫、配置讀、配置寫、I/O讀、I/O寫、信息、完成等報文。而作為終端設備，接收到PC端發送的內存讀報文后，需要返回完成報文，當收到內存寫報文時，則無需返回報文。報文是按一定格式進行填充或讀取，其中內存讀報文格式如圖7[2]所示。

圖7 讀內存報文

其中，TC字段定義報文的傳送類型，TD位表示TLP中的TLP Digest是否有效，EP位表示當前TLP中的數據是否有效，Attr定義報文的模型，Length為報文的有效負載，即需要讀取的雙字(DW)個數，Requestor ID設備的總線號(Bus Num?ber)、設備號(Device Number)和功能號(Function Number)組成，Tag由八位組成，決定了發送端能夠暫存256個同類型的TLP，Last BE表示最后一個數據是否有效，First BE表示第一個數據是否有效。應用層需要根據Length及Address，使用完成報文返回相應的數據，完成報文格式如圖8[3]。

圖8 完成報文

其中，Completer ID也是由設備的總線號、設備號和功能號組成，該字段內容保存在地址為OxF的傳輸層配置寄存器內，可以通過tl_cfg_ctl總線來讀取該值，本文生成的PCI Express硬核得到的Completer ID是0X0200。Status字段保存當前完成報文的完成狀態。Byte Count字段記錄源設備還需要從目標設備中，獲得多少字節的數據就能完成全部數據傳遞，當前TLP中的有效負載也被Byte Count字段統計在內。Low Address字段存放在存儲器讀完成TLP中第一個數據所對應地址的最低位，對應內存讀報文中Address[6:0]。Byte12開始，填入內存數據。

圖9 PCI Express硬核發送數據

圖10 PCI Express硬核接收數據

5 PCI Express通信調試及結果

完成代碼設計，編譯之后，把應用程序加載到FPGA配置芯片，把卡插入電腦PCI Express插槽，開機后，打開Driver Wizard調試軟件，可以看到有個Altera-device的PCI設備，雙擊BARO，進入BAR0讀寫操作框。根據數據流程模塊，DSP向FPGA發送FIFO寫處一個0x78574632的數據后，當FIFO有數據時，使用Driver Wizard讀該地址數據，進而觸發數據發送模塊，使用Quartus II自帶的SignalTap II Logic Analyzer可以看到發送的時序，如圖9所示。Driver Wizard信息框內提示讀到的數據。

在Driver Wizard讀寫框內，向地址0X64寫數據0x87654321。在FPGA端 ， SignalTap II Logic Analyzer顯示接收到數據0x87654321，如圖10所示。

6 結論

采用PCI Express方式實現PC機與DSP之間的通信，具有較快的通信速率，完全滿足實時通信要求。采用PCI Express硬核，能夠縮短開發周期，提高了產品的可靠性和穩定性。

［1］IP Compiler for PCI Express User Guide［EB/OL］.www. altera.com.cn.

［2］馬鳴錦，朱劍冰，何紅旗，等.PCI、PCI-X和PCI Ex?press的原理及體系結構［M］.北京：清華大學出版社，2007.

［3］楊子元，包啟亮，王旭，等.基于PCIE/104總線的高速數據接口設計［J］.現代電子技術，2011，34（14）：75-78.

Implementation of PCI Express Based on FPGA Hardcore

HE Chun-mao
（Guangzhou Ruida measurement and Control Technology Co.，Ltd，Guangzhou510385，China）

Because the PCI Express fast，stable performance，it is widely used in computer and peripheral equipment communication. According to the motion controller PC platform，using Altera's EP4CGX30 hardcore，realized communication between PC and DSP，through the FPGA internal RAM，adopt FIFO mode，implemented full duplex communication，to meet the requirements of communication between DSP and PC.

FPGA；PCI Express；hardcore

TP393

：A

：1009－9492(2014)10－0081－04

10.3969/j.issn.1009-9492.2014.10.022

何春茂，男，1980年生，江西石城人，碩士。研究領域：工業自動控制及檢測。己發表論文2篇。

(編輯：向 飛)

2014－04－29