基于FPGA的一種測頻方法的研究

唐海斌 郭海俠 付凱 王朝

【摘要】頻率信號，因其較強的抗干擾能力以及其易于傳輸的特性，使得其在實際工程中應用很廣泛[1]。因此，頻率信號已經成為當今電子領域里和工程項目中最主要的測量參數之一。頻率的測量方法有很多種，采用電子計數器對頻率進行測量是測頻的最常用也是最重要的方式之一[2]。電子計數器有很多優點，如測量精度高、測量迅速、方便使用以及易于實現頻率測量過程中的自動化等。本文將介紹用頻率計采用多周期同步測頻法測頻以及其Verilog HDL的實現。

【關鍵詞】測頻方法;FPGA;Verilog HDL;仿真

引言

頻率的測量是電子技術領域中最基本的參數測量之一。直接測頻法為常用的頻率測量方法之一，其測量精度很難達到要求，存在較大局限性，因此其在實際應用中使用的較少。而多周期同步測頻法具有測量精度高的優點，并且結合現場可編程門陣列（FPGA，FieldProgrammableGate Array）具有集成度高、可靠性高以及高速的特點，使得頻率的測量范圍能夠達到0.IHz～100MHz，且測量的誤差較小[3]。頻率測量分兩種情況。一種是高頻信號的測量，需要采用計數測頻法，測量過程中需要對初始信號分頻，并且要依據頻率信號的大致范圍來選擇計數周期，計數周期隨著信號頻率的高低而變化，信號的頻率越高對應的計數周期越短[4]。這種做法的目的是為了避免出現測量錯誤，而這種測量錯誤出現的根源在于計數值過大且超出計數器允許的最大計數值。而計時測周法則適用于對低頻信號的測量，即便原始信號為低頻信號，也要對其進行分頻，然后選擇適當的高頻時鐘，高頻時鐘要由所測信號的大概頻率范圍來選擇。

一、系統軟件設計

相對于硬件電路，軟件設計能適合的信號頻率范圍更廣。當設計的信號的頻率范圍變得更高時，需要對硬件電路進行改善，但是軟件仍然可以繼續使用。依據上述原因，軟件設計時選擇的信號的頻率范圍為：1Hz～20MHz。

如圖1所示，軟件系統分為分頻、計數測頻、控制以及計數測周4個模塊，其中計數測頻模塊和計數測周模塊都屬于計數模塊。分頻模塊的作用是把輸入信號進行分頻，且分頻模塊的分頻系數由控制模塊發出的控制信號來確定。由控制模塊發出的信號來確定計數測頻模塊的計數周期，并且計算在此計數周期里信號經過分頻模塊分頻之后的上升沿的數量值。同樣，計數測周模塊的高頻時鐘周期也由控制模塊輸出的信號來確定，類似地，此時需要計算高頻時鐘在輸入信號的一個周期里的上升沿的數量值。控制模塊綜合了接收的來自計數模塊輸出的計數值以及控制模塊自身的當前狀態，然后分別發出信號來控制分頻系數，控制計數周期以及控制高頻時鐘周期，并對頻率加以計算，然后輸出計算后的頻率。

圖1 頻率測量軟件模塊示意圖

模塊的波形仿真使用了Xilinx公司的ise13.1軟件，并結合硬件描述語言（HDL，hardware description language）來實現仿真結果。硬件描述語言是一種用形式化方法來描述數字電路和系統的語言，其成功地應用于設計的各個階段：建模、仿真、驗證和綜合等[5]。本文選用Verilog HDL語言。

（一）分頻模塊設計

設計分頻模塊時要注意：分頻系數由控制模塊發出的控制信號決定，控制信號有變化，則分頻系數也要隨之改變。

分頻模塊包括signal_in、state以及signal_out三個信號，其中signal_in為初始輸入信號，state為控制信號，該控制信號連接在控制模塊上，狀態一旦改變，分頻系數也要隨之改變。用Verilog HDL進行編程時，計數器變量用count表示，count的初值設定為分頻系數值的1/2，即如果對信號1/32分頻，那么count的值則設為16，然后當每個signal_in的上升沿到來時，應當先對state進行判斷，若state與前一個上升沿不相同時，直接將count重新取初值。若state恰好等同于前一個上升沿，則count減1;當count=1且signal_in的后一個上升沿到來時，輸出信號signal_out翻轉，與此同時，將count重新取初值。

圖2 分頻模塊仿真波形圖

該模塊的波形仿真圖如圖2所示，可以清晰看出：當state=0時，將初始信號進行1/2分頻，當state=1時，對初始信號進行了1/16分頻，當state=2時，對初始信號進行了1/4分頻，當state=3時，同樣對初始信號進行了1/2分頻。

（二）計數模塊設計

計數模塊由計數測頻和計數測周兩個模塊組成，兩個子模塊分別用計數測頻法和計數測周法實現，兩個模塊用Verilog HDL編程實現的方法類似，這里只對計數測頻法進行討論。

計數測頻法分為兩個部分：一是將輸入的原始時鐘信號分頻來獲得1/32s，1/16s等信號;二是計算待測信號在計數周期信號的半個周期（即高電平或者低電平持續時間）內的上升沿的個數。由于FPGA采用50MHz的晶振，因此要的到頻率為16Hz的模塊輸入信號，需先將晶振頻率進行1/3125000，分頻后得到的信號頻率為16Hz，此信號即為這個模塊的時鐘輸入信號。將該信號進行1/4、1/8、1/16、1/32分頻，得到周期為1/4秒、1/2秒、1秒、2秒的信號。圖3為計數模塊的波形仿真圖，其中clk為輸入時鐘，頻率為16Hz，signal_in為待測信號，信號state的作用是控制計數周期，該信號由控制模塊發出，period為計數周期。State=0時，period的周期為1/8s，每個周期內上升沿和下降沿均持續1/16s;當state=1或2或3時，period的周期也會隨之改變。data_out為輸出的計數器的計數值，由圖3可見，data_out若要輸出正確的計數值，需要在state與period共同作用下才能實現。當state分別為0、1、2、3時，data_out輸出值分別為4、8、16、1。

圖3 計數模塊仿真波形圖

（三）控制模塊設計

控制模塊收到來自計數模塊的計數值，并且結合自身的當前狀態，發出信號來控制分頻系數、計數周期以及高頻時鐘周期。

二、硬件系統設計

FPGA是上個世紀90年代發展起來的大規模可編程邏輯器件，隨著電子設計自動化（EDA，Electronic Design Automation）技術以及微電子技術的發展進步，FPGA由于其并行的工作方式且具有高可靠性、高集成度的優點，因此在超高速、實時測控方面的應用前景非常廣闊。在快速測量以及較高精度的測頻的要求下，單片機和數字信號處理（DSP，Digital Signal Processor）無法滿足高速及高精度的測頻要求。采用FPGA為實現高速、高精度的測頻提供了保證[6]。

（一）FPGA開發板

采用Xilinx公司的XC6SLX16-2CSG324 Spartan-6的開發板siga-s16，其工作主頻為50MHz，片內集成8MB SPI Flash、14pin雙排2.0mm間距JTAG接口、板載128MB DDR2 SDRAM、10/100M以太網RJ-45接口，采用芯片RTL8201、USB2.0高速通信，CY68013A、音頻接口，支持麥克風輸入，音頻輸入及立體音音頻輸出、USB轉UART通信、DB9式RS232接口、PS/2鍵盤、鼠標接口、一個標準SD卡座等，此芯片完全滿足設計的需求。

（二）系統時鐘

圖4 Siga-S16時鐘原理圖

Siga-S16 開發板提供了一個 50MHz 的有源晶體振蕩器（Location：X1），振蕩器的輸出連接到FPGA的全局時鐘（GCLK Pin V10），這個 GCLK可以用來驅動FPGA內的用戶邏輯電路，可以通過配置FPGA內部的PLLs和DCMs來實現更高的時鐘。

（三）USB串口通信

Siga-S16包含了Silicon Labs CP2102GM的USB-UAR芯片（U8），可以用一根USB線將它連接到上PC上（A型USB接口接到PC上，B型接到開發板的J8上）。可以將Xilinx Uart IP應用到Siga-S16開發板FPGA內，它可以支持USB-UART轉換芯片的4個信號，Rx，Tx，CTS（清發送數據），RTS（請求發送數據）。Silicon Labs免費提供了Virtual COM Port（VCP），用戶裝完驅動后，當用USB線連上開發板J8和PC時，PC就把當成一個虛擬串口使用。

圖5 Siga-S16串口連接原理圖

三、結論

本文結合了應用成熟的硬件和穩定性較高的軟件，對多周期同步測頻法做了系統的研究，結合基于FPGA的數字頻率計，標準時鐘由50MHz的晶振產生，有效提高了測量精度，在設計實現的過程中使用了Verilog HDL語言，簡化了電路，提高了系統的有效性和可靠性。

參考文獻

[1]高銳，張振國.基于FPGA的多周期同步頻率計設計[D].2013，8.

[2]郭祥斌，陳沅濤.基于Verilog HDL數字頻率計設計與實現[R].2010.12.

[3]楊華，喬鋼.基于FPGA的測頻技術研究[D].哈爾濱工程大學2010，3.

[4]黃國達.基于FPGA的任意整數分頻器的設計[J].仰恩大學計算機與信息學院福建泉州362014.2013，29（7）.

[5]夏宇聞.Verilog數字系統設計教程（第3版）[M].北京：北京航空航天大學出版社，2013，7：10-11.

[6]范亞斌.基于FPGA的頻率計的設計[D].河北科技大學2009.

作者簡介：唐海斌（1989—），男，長春理工大學電子信息工程學院碩士研究生，主要研究方向：信號檢測與信號處理理論與技術。