同步降壓式轉換器芯片帶隙基準源的設計

林一超 張曉波 陳小鷗 屈磊 王瑞

【摘要】采用CMOS工藝設計了同步降壓式轉換器芯片中的帶隙基準電壓源電路，并用CSMC 0.35μm混合CMOS工藝模型進行了仿真。基準電壓1.2V，在2V～5V輸入電壓范圍內輸出電壓變化小于0.5mV。-40℃～120℃溫度范圍，輸出電壓溫度系數小于30ppm。并且電路有使能控制和軟啟動功能，具有較低功耗和良好的瞬態響應。

【關鍵詞】帶隙基準;同步降壓;軟啟動

1.引言

近幾年來，便攜式電子產品的迅速增長是電源管理技術發展的最主要推動力，不僅帶動了電源管理芯片市場成為電子領域持續關注的熱點之一，而且要求電源具有更高的效率、更大的功率密度，還要求電源占有更小的體積，并具有更高的可靠性和更低的成本。在高性能、高功率的轉換器中使用同步整流的好處是可以獲得更高的效率、更低的功耗、更佳的熱性能、更好的品質[1]。同步降壓式轉換器芯片內部包含誤差放大器、振蕩器、內部穩壓器、PWM比較器、MOS驅動、過溫過流保護等電路。其中內部穩壓器的性能對整個芯片具有重要影響，而內部穩壓器的核心是帶隙基準電壓源電路。

2.等效架構和基本原理

在當前的模擬電路應用上常常需要一個能夠不因電源電壓以及溫度的變化而產生太大變動的穩定參考電壓，以提高整體電路的精確度、可靠度及良率，或是提供一參考電壓以利監督電源或是其他電路的工作正確性等等，是應用極為廣泛的重要電路。帶隙參考電壓源電路的工作原理為利用電路中產生的電壓或電流，設計出具有正溫度系數與負溫度系數的相關物理量，將其加以適當處理，使其溫度效應相互抵銷，已得到不隨溫度變化的電壓。

圖1 帶隙基準源的基本原理圖

當前CMOS工藝中最常用的帶隙基準電壓電路是利用工藝中寄生的雙極型晶體管中的VEB是一個負溫度系數的物理量（約為-2.2mV/℃），而再利用與溫度成正比的物理量VT=kT/q作為我們所需的正溫度系數（PTAT，與絕對溫度成正比）發生器，其對溫度的變化約為0.085mV/℃，再加以乘上適當的比例系數K以相互抵銷溫度效應，如圖1所示。即：

（1）

其中。VT由兩個晶體管之間的VEB差值△VEB產生。由雙極型晶體管的電流電壓關系可得到如下關系式[2-3]：

（2）

圖2 帶隙基準電壓源等效架構圖

圖2是常見的帶隙基準的等效架構電路。利用運算放大器的高增益特性，在負反饋時其輸入端電壓差幾乎為零，即達到虛短的特性，即V1=V2。利用公式（2），可以導出在電阻R2上的壓降為：

（3）

式中，A1、A2是Q1、Q2管的發射區面積，取Q1的面積是Q2的N倍。由于V1=V2=VEB2，則VR1=VR3，I1R1=I2R3，代入（3）式得：

（4）

于是：

（5）

（6）

故VREF為：

（7）

從公式（7）可得到基準電壓只與PN結的正向壓降、電阻比值以及Q1和Q2的發射區面積比有關，當基準建立之后，基準電壓與輸入電壓無關。無論對于正的或負的溫度系數的量，我們推導出的與溫度無關的電壓都是依賴于雙極型器件的指數特性。在CMOS工藝中一般采用圖1所示的縱向PNP管結構得到所需PN結[4]。N阱中的P+區（與PMOS的源漏區相同）作為發射區，N阱本身作為基區，p型襯底作為PNP管的集電區，因此該晶體管集電極必然接到最負的電源。

3.具體電路實現

帶隙基準的實際電路如圖3所示。所有的電流偏置都采用共源共柵式結構，增大了輸出阻抗，減小了電源電壓的影響，提高穩定性。運算放大器AMP采用二級運算放大器結構，M0、M1為差分輸入級，M2、M3為有源負載，M22、M23，M33、M32為第二級放大。R1、R2、R3、R4、R5和Q1、Q2及運放構成了帶隙基準核心電路，R4的存在是為了得到輸出基準VREF理論上95%的分量VREFp95，該電壓用于保護電路。為了提高電路靈活性，減小電路的損耗，增加了使能控制信號ENCR，ENCR高電平時，使能管M4、M5、M34、M36、M29導通，電路關斷。ENCR為低電平時，使能管截止，電路正常工作。系統剛上電時，基準啟動模塊通過信號線SU對電容C0充電，當充電到使M32和M33導通時，電流偏置建立起來，運放開始工作，基準啟動。當基準電壓達到一定值，啟動模塊關閉，此時電容C0成為第一級與第二級放大器之間的頻率補償電容，適當調整其電容值，可調整運算放大器的相位裕度，保證整個電路的工作穩定性。

圖3 帶隙基準源實際電路圖

4.模擬仿真結果

使用華大九天的Aether集成電路設計平臺對所設計的電路進行了電路繪制和仿真，使用CSMC 0.35μm 1P4M混合CMOS工藝，在仿真中進行了工藝角corner分析，分別仿了tt，ff，ss三種情況。

4.1 輸出電壓隨輸入電壓變化

圖4 輸出電壓隨輸入電壓變化仿真結果

從仿真結果看，當輸入電壓大于1.5V時，模塊就能正常工作，輸出電壓穩定，在2V～5V范圍內輸出電壓變化小于0.5mv。三種情況下輸出電壓總偏差小于30mV，而這個偏差主要是因為VEB的離散性造成的，當對帶隙基準的精確性有較高要求時，可以添加修調電路，在芯片加工完成后根據實測情況調整電阻值從而調整輸出基準電壓達到所需要求。

4.2 溫度特性仿真

圖5 輸出電壓隨溫度變化仿真結果

在-40℃～120℃范圍內，tt情況下輸出電壓溫度系數為23ppm，ff情況下溫度系數為22ppm，ss情況溫度系數為30ppm，工作溫度范圍較寬，溫度系數較小。

4.3 瞬態仿真及使能端作用

從圖6的仿真結果可以看出，啟動時間小于30微秒。ss狀態下啟動最慢。當ENCR使能控制端為低電平時正常工作，為高電平時沒有輸出，進入關斷模式，圖7是正常工作與低功耗模式時電源電流的對比。

圖6 瞬態仿真結果

圖7 使能端的作用仿真結果

圖8 基準電壓源電路核心版圖

可以看到，正常工作電流幾十微安，而關斷模式電流只有幾nA，功耗很低。

5.版圖設計與流片結果

上述的仿真結果都是建立在理想起碼模型基礎上的，實際加工過程中由于加工得到的器件參數的偏差造成一定的誤差。MOS管不匹配會造成運算放大器輸入失調，而電阻和PNP管的影響由公式（7）可以得知其絕對值的變化不太會影響到電路特性，其相對比例關系影響較大。

圖9 基準電壓源電路芯片照片

器件的對稱性和匹配性要靠版圖布局加以改善，同時器件參數的選取也很關鍵，如選擇電壓系數和溫度系數較小的多晶硅電阻，使用較寬的電阻條寬度，在面積允許的條件下使用較大發射極面積的PNP管，適當增大運放輸入差分對管的溝道長度等。圖8為所設計的核心版圖，不包含I/O pad的面積大約為475×200μm2。圖9為加工后的芯片照片圖。

6.結束語

本文對同步降壓式轉換器芯片中的帶隙基準電壓源電路進行了設計，并用華大九天的Aether設計平臺進行了詳細的仿真分析，結果表明電路具有較好的電壓穩定性和溫度特性，并且電路有使能控制和軟啟動功能。該電路進行了版圖設計，參加了第三屆“華大九天杯”大學生集成電路設計大賽，并采用CSMC 0.35μm混合CMOS工藝流片。該電路適應性強，經過簡單修改就可作為其他模擬集成電路的基本模塊。本文受北京市大學生科學研究與創業行動計劃項目資助，特此致謝。

參考文獻

[1]趙睿，張波.同步整流關鍵技術及其主要拓撲分析[J].電路與系統學報，2004，6，9（3）：100-104.

[2]畢查德拉扎維.模擬CMOS 集成電路設計[M].西安交通大學出版社，2003.

[3]王紅義，王松林，來新泉，等.CMOS 電壓基準的設計原理[J].微電子學，2003，33（5）：415-416.

[4]Song B S，Gary P R.A Precision Curvature-Compensated CMOS Bandgap Reference.IEEE Journal of Solid-state Circuits，Dec.1983，SC-18： 634-643.

作者簡介：林一超（1992—），福建莆田人，大學本科，現就讀于北方工業大學信息工程學院。

通訊作者：張曉波（1971—），高級實驗師，現供職于北方工業大學信息工程學院微電子學系，主要研究方向：集成電路設計與測試。