基于SRAM的FPGA一種新型容錯系統

摘 要：本文的主要工作是在數字可重構電路的數字容錯。本文提出了基于SRAM配置技術的FPGA的結構。提出的解決方案有一個“蝴蝶”形狀嵌入到內在冗余且高度規律。提出的“蝴蝶”結構和傳統的比特反轉錯誤使用了兩種方法進行比較。

關鍵詞：邏輯遮蔽；容錯性；可靠性分析；SRAM；FPGA

中圖分類號：TN792 文獻標識碼：A 文章編號：1674-7712 （2014） 02-0000-01

一、背景

在空間和航天應用中，FPGA具有突出的特性，尤其重構、高性能低功耗的特性可以有效的開發新型系統。電子設備具有更高水平的集成度，因此更容易受到單粒子事件（SEU，Single Event Upset ）影響[1]。軟錯誤可以改變一個敏感結點的狀態，并且會迅速的改變映射電路行為。

目前已有幾種技術開發以打破FPGA對SEU的敏感度，從輻射加固技術使穩固的技術到達設計硬化，到使得非魯棒性設備使用更穩定的應用[2]。在加固設計中，三模冗余往往使用硬化數字邏輯尤其是存儲原件，來對抗SEU影響[3-4]。

事實上，在設計硬化中冗余是一種直觀的方法，這種方法將會在本文中展示出來。本文重點在于可重構邏輯電路中的多路選擇器的靈敏度。本文中提出的新型結構，使得CLB中附加的多路選擇器對位反轉錯誤的屏蔽效果非常好。這種結構是非常規則并且其數據流遵循一個蝴蝶形狀如FFT的遞歸算法[5]。冗余被施加在一個2位輸入多路轉換器，和所提出的對比，其為更細的級別的冗余級別，而我們的系統不需要額外的配置位。

二、蝶形CLB結構

一個CLB主要有一個查表組成，它是基于SRAM以及一些列多路選擇器。該SRAM可裝載配置邏輯塊真值表的位，而多路選擇器所需的功能，可根據LUT的輸入進行對位的選擇。一個4位輸入的LUT常規體系結構。LUT輸入A、B、C、D組成了4級多路選擇器。第一級別由A選擇位，低電平有效。第四級別有D選擇位，高電平有效。3輸入LUT由虛線表示。如果第三級別的2輸入多路選擇器（Mux2）受SEU影響，整個LUT-3將失效。然而，如果在第二級別發生錯誤，仍有一半的機會可以屏蔽短暫故障。如果一個Mux2在第一級別發生故障，LUT-3輸出仍有3/4的可能輸出正確。因此LUT的Mux2沒有相同的重要性。這就是傳統的LUT結構被稱為分級的結構。

事實上，該新型結構后面的想法是通過加倍增加Mux2以打破LUT的層次結構，使得在每一個層級擁有相同的樹木。4輸入的LUT的新型結構中顯示，可以注意到第一層級和第二層級的Mux2連接4個直線的蝶形結構[6]。第二級和第三級的Mux2連接產生兩種蝶形結構。在第三級和第四級之間有一個雙絞線的蝶形圖形。圖形的規律性隨著LUT輸入的增加得到驗證。然后，在蝶形結構最后擁有與LUT一樣多的數量。因此，投票電路是有必要的，以決定最終LUT的輸出。

除了選擇電路之外，由蝶形結構所引起的面積開銷是2N-1-1，其中N代表LUT的輸入數目[7]。我們稱之為TMR-Hierarchical triplicated分層設計。后者的開銷是3*（2N-1）。所以，蝶形結構開銷在N≤5比TMR-Hierarchical少。

三、仿真信號和雙容錯

在Matlab中模塊化一個LUT-3和一個LUT-4，并且分析一個單錯誤（K=1）和一個雙錯誤（K=2）。仿真結果分別給出了一個單失誤和一個雙錯誤。我們可以觀察到沿著Mux2不同級別分布著屏蔽。

仿真結果表明，在所有情況下蝶形結構比分層的體系結構擁有更高的屏蔽率。所以，蝶形結構的容錯能力或是如在Mux2第一級別一樣或是比分層結構更加容錯。然而，在蝶形結構中，屏蔽率隨著級別的增加而增加。因此，多虧蝶形結構，Mux2中各級對錯誤更加的強壯。

四、結論和展望

在該文章中，在一個以SRAM為基礎叫蝶形的新型結構，此結構可提高容錯能力。在文章提出了兩種方法：第一通過使用Matlab模型分析蝶形結構和傳統結構對單和雙錯誤的屏蔽能力。然后，通過擴大錯誤分析的范圍，使用合成通用設計和使用一個加速平臺來插入任何數量同時發生的錯誤以及計算屏蔽的數目。仿真結果確定了模擬以及使用PBR模型計算了可靠性。蝶形結構證明了比傳統結構更加可靠[7]。

參考文獻：

[1]崔鵬，陳利光，來金梅，周灝，鮑麗春.一種SEU硬核檢測電路的設計與實現[J].計算機工程，2011（20）：252-254.

[2]劉必慰，陳書明，梁斌.一種新型的低功耗SEU加固存儲單元[J].半導體學報，2007（5）：755-758.

[3]K. Kyriakoulakos and D. Pnevmatikatos， “A novel SRAM-based FPGA architecture for efficient TMR fault tolerance support，”in Field Programmable Logic and Applications，2009.FPL 2009.International Conference on， 31 2009-sept，2009：193-198.

[4]D.Suzuki，T. Endoh， and T.Hanyu，“TMR-logic-based LUT for quickly wake-up FPGA，”in Circuits and Systems，2008.MWSCAS 2008.51st Midwest Symposium on，aug，2008：326-329.

[5]王宏偉，趙國慶.遞歸算法的參數設置[J].電波科學學報，2010（6）：1187-1191.

[6]朱冰蓮，孔杰. 高效復數蝶形計算單元的FPGA實現[J].電子測量與儀器學報，2005（4）：77-80.

[7]繩偉光.數字集成電路軟錯誤敏感性分析與可靠性優化技術研究[D].哈爾濱工業大學，2009