基于FPGA的數字頻率計設計

摘要：該文運用VHDL硬件描述語言進行數字頻率計設計，頻率計主要通過閘門控制電路產生計數周期為1s，清零周期為0.5s，2s為一個周期的測量信號頻率。并通過計數器記錄頻率值，最后通過數碼顯示電路顯示被測信號頻率值。該文設計一個6位頻率計，可以測量1～999999Hz的信號頻率。

關鍵詞：閘門控制電路；計數器；寄存器；動態掃描顯示電路

中圖分類號：TP391 文獻標識碼：A 文章編號：1009-3044（2014）20-4911-02

Design of Digital Frequency Meter Based on FPGA

ZHANG Cong， MENG Xiang-bin

（Department of Automatic Control Engineering， Shenyang institute of Engineering， Shenyang 110136， China）

Abstract： In this paper， by using VHDL hardware description language to design the digital frequency meter， frequency meter is mainly through the gate control circuit to produce cycle count as 1 s， reset cycle is 0.5 s， 2 s for a cycle of the signal frequency measurement. And through the counter recorded frequency values， and finally through the digital display circuit measured signal frequency value. This paper design a six bit frequency meter， 1 ～ 999999 Hz signal frequency can be measure.

Key words： Gate control circuit； Counter； Register； Dynamic scanning display circuit；

數字頻率計是通信設備、計算機、音頻等科研生產領域及在進行電路的設計、安裝、調試過程中是不可缺少的測量儀器。

1 數字頻率計總體設計方案

數字頻率計系統關鍵在于閘門電路的合理設計，目的在于產生合理的閘門時間和清零復位時間。使之對十位計數器和寄存器電路進行控制。

通過數字頻率計的頂層文件設計，分別對閘門控制器，十進制計數器，寄存器，6位掃描數碼管顯示電路進行例化語句編程，并通過例化語句調用對端口進行映射。使之綜合出數字頻率計RTL文件，并對設計器件波形仿真，進行合理化驗證。

從系統頂層文件中我們可以看出，數字頻率計主要由閘門控制器模塊，十進制計數器模塊，寄存器模塊，6位掃描數碼管顯示電路模塊。

2 閘門電路設計

2.1 通過對閘門控制電路控制信號的分析：

通過閘門控制電路要產生計數周期為1s，清零周期為0.5s，2s為一個周期的測量信號頻率。

外部接入的clk信號周期為1s，通過對clk信號取反使其分頻為周期2s的信號Q。然后對Q信號和clk信號的高電平進行邏輯與運算，使其產生0.5s的清零信號，取Q信號的高電平為1s的計數控制信號。……