一種消除閃存芯片（NOR）擦除干擾的算法

張登軍

（廣東博觀科技有限公司，珠海519080）

一種消除閃存芯片（NOR）擦除干擾的算法

張登軍

（廣東博觀科技有限公司，珠海519080）

為了解決NOR結構快閃存儲器的擦除干擾問題，提出一種適用于閃存芯片（NOR）的高可靠性擦除算法。通過增加擦除干擾自動糾正機制，并在狀態機的控制下產生擦除干擾自動糾正時序，從而達到自動糾正擦除干擾的目的。

快閃存儲器；NOR結構；擦除算法；擦除干擾

1 引 言

隨著便攜式電子產品的快速發展，特別是在工藝特征尺寸小于65nnm以后，浮柵型閃存面臨結擊穿、短溝道效應、編程／擦除電壓高、漏電增加、過擦除、擦除串擾等問題。如圖1所示，閃存芯片存儲區域為了節約芯片面積，一般都采用物理集中放置，構成一個存儲矩陣，然后在邏輯上分成很多塊。這個結構決定了當對其中一個塊進行擦除操作時，由于物理上這個塊和周圍的塊漏區和源區是相連的，往往會對相鄰的其他塊產生影響。通常，為了避免塊“存儲單元”過擦除，一般在擦除操作之前，都做一次預編程，這樣將需要擦除的塊的全部“存儲單元”中是“1”的全部變成“0”，然后再對需要擦除的塊進行擦除操作。由于塊之間“存儲單元”的漏區是連接到一起的，導致預編程、過擦除糾正編程、軟編程等都會對相鄰不需要擦除的塊數據產生影響，只要影響時間足夠就改變了“存儲單元”的數據。提出一種消除擦除干擾的算法。第2部分介紹傳統的以字節方式進行擦除的流程，第3部分將對所提出的塊擦除流程和塊擦除算法進行詳細分析并在第4部分給出仿真結果和測試結果，最后給出結論。

圖1 存儲單元陣列

2 傳統塊擦除算法

圖2是傳統采用的塊擦除算法流程圖。

圖2 傳統采用的塊擦除算法流程圖

首先是主控制器（CPU）對存儲器芯片寫入塊擦除指令，然后從地址端寫入要擦除的塊地址，存儲器芯片內部的擦除狀態機接替主控制器（CPU）對整個擦除過程進行控制，即控制內部的高壓產生電路輸出一個高壓脈沖通過譯碼電路對塊內地址對應的存儲單元進行預編程操作。在編程脈沖過后，編程狀態機控制讀取電路對這些存儲單元進行讀取操作，然后和編程數據進行比較，直到塊內全部存儲單元都被預編程（即讀出的數據全部是“0”），預編程結束后，對塊內存儲單元進行擦除操作，即控制內部的高壓產生電路輸出一個高壓脈沖通過譯碼電路傳遞到塊內存儲器的襯底（WELL），柵極加入一個負高壓（約-9.5V）。擦除操作結束后，驗證塊內單元擦除情況，直到塊內全部的存儲單元都被擦除（即讀出的數據全部是“1”），每進行一次擦除脈沖操作，使塊內存儲單元的Vth下降到一定值。但是不同的存儲單元在制作過程中會產生差異，擦除速度有慢有快，所以在最后加入軟編程修復一些被過度擦除的存儲單元到期望的Vth范圍。

3 擦除干擾自動糾正算法

閃存擦除干擾有二種形式：一是對選定的塊進行擦除時，由于相鄰塊的內單元漏端連接到同一條位線上，在擦除過程中的預編程、軟編程等操作過程中，采用溝道熱電子注入（CHE）方式進行編程［1-2］，存儲單元的漏端編程電流很大（100uA～350uA）［3-4］，同時在非選擇塊的單元漏源上加有編程電壓（約4V）［5］，必然受到漏極串擾；其二是選擇的塊和相鄰的塊物理上放置在相同的阱上，在擦除過程中，會受到擦除高電壓（約7V）阱干擾。如圖3的擦除干擾曲線圖所示，在深亞微米閃存存儲器工藝中，漏極串擾比阱串擾要嚴重的多，因此需要從算法上消除這種串擾。

圖3 二種擦除干擾曲線圖

根據干擾曲線可以看出，串擾是一個累積效應，單次擦除操作對相鄰區域影響較小，筆者基于這種思想提出，在塊擦除操作完成后，自動進入相鄰塊的“干擾自動糾正”操作，圖4是“帶干擾自動糾正”的塊擦除算法流程圖。具體算法如下：

圖4 “帶干擾自動糾正”的塊擦除算法流程圖

首先是存儲器芯片接收到塊擦除指令，然后通過擦除狀態機控制內部電路對塊內地址對應的存儲單元進行預編程操作［6］，待預編程結束后，進行第一個塊擦除脈沖的擦除操作，然后進入過擦除判斷，如果當前存在“過擦除”的存儲單元，狀態機控制過擦除自動糾正電路對檢測到的“過擦除”存儲單元進行糾正，直到塊內全部嚴重過擦除（負Vth）的存儲單元被糾正，再進入塊內擦除判斷。當存儲單元都被擦除（即讀出的數據全部是“1”）后，狀態機進入軟編程狀態。有了以上操作，保證了軟編程可以順利進行，等待塊編程結束后，狀態機進入相鄰塊存儲單元的“干擾自動糾正”，首先對塊內存儲單元進行干擾判斷，如果發現有被干擾的單元，就對該單元進行干擾糾正，從而保證相鄰塊數據保持不變。

和傳統擦除算法不用的是，下圖算法加入了“干擾自動糾正”狀態，可以有效糾正相鄰塊內被干擾的存儲單元，從而保證了塊擦除操作在系統要求的時間內完成，提高存儲器的可靠性。

4 模擬結果和測試分析

為了驗證提出算法的有效性，對整個塊擦除進行了仿真驗證。圖5為“帶干擾自動糾正”的塊擦除算法時序圖。

圖5 “帶干擾自動糾正”的塊擦除算法時序圖

本仿真首先模擬主控制器（CPU）給芯片發送塊擦除命令，待芯片接收到命令后，從仿真結果看出，首先內部狀態機進行塊內預編程和驗證（Pre Program＆Verify），然后進入塊擦除操作（ER），擦除操作后，狀態機自動進入過擦除糾正和驗證（OEC＆Verify），然后進入軟編程和驗證狀態（Soft Program＆Verify），最后進入相鄰塊的“干擾自動糾正”編程模式，仿真結果表明設計滿足“帶干擾自動糾正”塊擦除算法要求。隨機挑選2顆采用以上算法的芯片進行測試，測試條件：室溫下進行10萬次塊擦除操作，測試相鄰塊內存儲單元的狀態，同時記錄擦除時間，圖6所示是塊擦除時間分布圖，從分布圖中可以看出，10萬次塊操作，擦除時間變化有限，同時相鄰塊數據依然保持不變，具有較高的可靠性。

圖6 “帶過擦除自動糾正”的塊擦除時間分布圖

5 結束語

提出一種新穎的“帶干擾自動糾正”的塊擦除算法，通過干擾自動糾正電路，糾正相鄰塊“被干擾”的存儲單元，最終的芯片測試結果表明本算法具有很高的可靠性，滿足系統應用要求，這種算法特別適用于NOR結構的快閃存儲器設計。

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［6］伍冬，潘立陽，楊光軍，朱鈞.一種適用于NOR結構快閃存儲器的快速頁編程算法［J］.電路與系統學報，2008，6（4）：116-117.

A Algorithm of Removing Erase Disturb for NOR Flash Memory

ZHANG Deng-jun
（GuangDong BergMicro Co.，Ltd.，Zhuhai519080，China）

In order to remove the ease disturb of NOR flash memory，a high reliability erase algorithm，which automatically improves correction mechanism for the erase disturb，is proposed in this paper.The state machine takes outputs of the control circuit to generate the proper timing sequence in order to achieve erase disturb auto-correction.

Flash memory；NOR architecture；Erase algorithm；Erase disturb

10.3969／j.issn.1002-2279.2014.01.016

TN402

：A

：1002-2279（2014）01-0058-03

張登軍（1982-），男，安徽六安人，碩士研究生，主研方向：高端存儲器器算法研究。

2013-08-15