高速率低功耗FIR數字濾波器實現

徐 紅，葉 豐，黃朝耿

(1.浙江工業大學信息工程學院，浙江杭州310023;2.杭州國芯科技股份有限公司，浙江杭州310012; 3.浙江財經大學信息學院，浙江杭州310018)

高速率低功耗FIR數字濾波器實現

徐 紅1，葉 豐2，黃朝耿3

(1.浙江工業大學信息工程學院，浙江杭州310023;2.杭州國芯科技股份有限公司，浙江杭州310012; 3.浙江財經大學信息學院，浙江杭州310018)

利用硬件描述語言在ASIC上對FIR數字濾波器進行了設計和綜合。利用子項空間技術有效地減少了多常系數乘法中加法器的個數，并通過限制加法器深度來進一步降低高速率約束條件下的實現難度。綜合結果表明，該方法可以有效降低硬件的實現面積，適用于高吞吐率低功耗的數字系統設計。

FIR數字濾波器;多常數乘法;子項空間技術;加法器深度;ASIC

當前在信息處理與通信領域，通信電子產品的低功耗設計和高吞吐率設計已成為研究熱點。數字濾波器是各類電子系統中重要的組成部分，從實現的網絡結構上可分為有限沖激響應(FIR)濾波器和無限沖激響應(IIR)濾波器。FIR濾波器由于其線性相位、穩定、無自激振蕩且系數敏感度低等優點，在通信、圖像處理、數字電視等領域都有著廣泛的應用［1-2］。FIR濾波器實質上是一系列包括加法、乘法和數據傳輸在內的運算，最終要用物理元器件來實現。當把設計好的數字濾波器由專用集成電路(Application Specific Integrated Circuit，ASIC)實現時，會對應一定的硬件消耗，ASIC通常用某個工藝和約束速率下的實現面積來衡量。在過去幾十年，人們一直研究FIR濾波器低復雜度設計方法［3-8］。子項空間技術利用濾波器系數之間的子項共享，可以有效減少濾波器實現時加法器的個數。在高速率實現的約束條件下，本設計進一步通過限制加法器深度來降低綜合難度，從而實現高速率低功耗系統設計。

1 多常數乘法及子項空間技術

1.1 多常數乘法

圖1為FIR濾波器的直接型轉置結構圖。

圖1 FIR濾波器的直接型轉置結構

如圖1所示，輸入信號首先與濾波器的各個常系數相乘后被送入延時單元，這種操作通常被稱為多常數乘法(Multiple Constants Multiplication，MCM)問題。常數乘法器可以通過無乘法技術來實現，即用移位寄存器和加法器代替乘法器。因此，加法器可以進一步分為常系數乘法模塊加法器(Multiplier Block Adders，MBA)和延遲單元的結構加法器(Structural Adders，SA)，見圖2。需要指出的是，一旦給定濾波器階數，延時單元和SA的數量相對固定(除非有些系數為0，SA會有所減少)，因此，FIR濾波器實現復雜度主要決定于MBA的個數［3］。

1.2 子項空間及子項共享

一個離散子項空間中的元素可以通過下式構建［3］

圖2 常系數乘法模塊加法器和結構加法器

圖3 單個系數乘法的實現

需要指出的是，單個系數內部或多個系數之間，若存在公共子項的加法器，均可實現共享，從而達到減少加法器個數的目的，下面舉例說明:1)假設某一系數用二進制序列表示為1010101，當采用直接實現時，需要3個加法器，如圖3a所示，若將公共子項101提取出來先實現，則最終僅需2個加法器，如圖3b所示。2)假設兩個系數用二進制序列表示分別為100101和10101，當兩個系數獨立實現時，每個系數都需要兩個加法器，則總共需要4個加法器，如圖4a所示，若將公共子項101提取出來先實現，每個系數只需要增加一個額外的加法器，則總共需要3個加法器，如圖4b所示。因此，合理利用子項共享技術，將有效降低數字濾波器的硬件消耗［3］。

圖4 兩個系數乘法的實現

1.3 常系數乘法的加法器深度

一個系數的加法器深度是指實現該系數乘法最差路徑(Critical Path)的加法器個數［9］。由圖3和圖4易知，其加法器深度都是2。由文獻［9］可知，所有系數加法器深度的最大值(簡稱最大加法器深度)對整個設計的吞吐率和功耗都有很大影響，尤其在高速實現時這種影響尤為重要，因此在高速率低功耗系統設計時，不僅要求加法器個數少，而且要使最大加法器深度盡量小。

2 ASIC綜合

綜合是把設計轉化為可制造器件的轉移過程，該器件能執行預期的功能，ASIC是當前最常用的器件之一。半導體加工工藝地不斷提高使得半導體芯片集成化程度越來越高，系統越來越復雜，因此，集成電路的設計方法也隨之改變。由最初的手工設計階段、計算機輔助設計階段(Computer Aided Design)、計算機輔助工程階段(Computer Aided Engineering)，已經發展到目前的電子自動化設計階段，即用硬件描述語言(Hardware Description Language)來進行設計。

硬件描述語言支持行為級(Behavioral Level)、寄存器傳輸級(Register Transfer Level，RTL)和門級(Gate Level)三個不同級別的設計，目前人們普遍使用寄存器傳輸級源代碼(RTL Source Code)進行設計。設計師用RTL源代碼描述了設計的時序電路和組合電路的功能，包括電路的寄存器結構和寄存器數目，電路的拓撲結構以及輸入/輸出接口和寄存器之間組合電路的邏輯功能和寄存器與寄存器之間組合電路的邏輯功能［10］。電路的邏輯功能如何由具體的電路來實現，則需要根據IC設計師對電路所加的約束，由綜合工具產生，如Synopsys公司的Design Compiler(簡稱DC)。RTL源代碼的功能驗證完成后，用DC綜合出門級電路。DC自20世紀80年代末問世以來，在EDA市場的綜合領域，一直處于領導地位，幾乎所有大的半導體廠商和集成電路設計公司都使用它設計ASIC，本文也在此平臺下分析FIR濾波器實現時的面積消耗。

ASIC綜合結果和設計約束(Design Constraint)有很大的關系，設計時提供約束(即時序等信息)指導綜合工具，綜合工具使用這些信息嘗試產生滿足時序要求的最小面積設計。DC軟件在綜合時使用內建的靜態時序分析器把設計分解成多條時間路徑，然后根據設計約束對這些路徑進行優化。如果某條路徑的時間延遲大于約束值，則該路徑時間違規(Timing Violation)，電路不能正常工作，無法達到設計目標。圖5是綜合結果的時序和面積折衷曲線［10］。由圖5可見，設計結果或是面積大、延時短，或是面積小、延時長，或是面積和延時均適中。

圖5 ASIC綜合結果的時序和面積折衷曲線

3 基于子項共享的FIR濾波器實現

以文獻［3］中的濾波器S2為例，說明基于子項共享的FIR濾波器實現方法。S2的階數為60，基組為:{3，5，7，9，11，13，15}，其階數等于7(3=2+1;5=4+1;7= 8-1;9=8+1;11=8+3;13=4+9;15=16-1)，基于子項基組優化得到的濾波器系數如下［3］:

上述系數中，h(n)=h(59-n)，30≤n≤59，通帶增益10 945.336 1，脈沖響應×8 192。

基于子項共享的程序結構框圖如圖6所示。

圖6 程序結構框圖

各模塊需要的加法器個數如下:

1)“基組與輸入的常系數乘法”模塊需要7個加法器;

2)“子項表示法系數與輸入的常系數乘法”模塊參照表1需要13個加法器，但由于系數h(13)和h(14)相同，因此實際只需要12個加法器;

3)S2的階數為60，且系數都不為0，因此需要59個結構加法器。

綜上，MBA的數目為19，SA的數目為59，共需要78個加法器。本例最大加法器深度等于3，出現在用到基組“11”和“13”進行加法運算的子項系數上，例如產生h(20):1+2→3+8→11×24+1×21。子項共享實現可以有效減少加法器個數，但不能保證降低加法器深度，較大的加法器深度不利于系統的高速實現。

4 綜合結果舉例

Verilog HDL是目前廣泛使用的硬件描述語言，為IEEE標準，可以用不同的工具進行綜合和驗證，應用廣泛。這里采用Verilog HDL進行FIR數字濾波器的RTL級描述，分別在不同的約束條件下用ASIC的綜合工具DC來進行邏輯綜合，從而得到對應的硬件資源消耗指標。本節將選取文獻［3］中的3個例子分別在ASIC上進行綜合比較。3個例子的性能指標如表1所示。

表1 濾波器性能參數

文獻［3］中基于子項共享進行系數離散化得到的實現結果如表2所示。

表2 濾波器加法器個數及基組

如前所述，ASIC硬件資源的消耗可以通過設置某個約束條件后綜合的面積來衡量。本文選擇55 nm的CMOS工藝進行綜合，時序約束條件分別設置為50 MHz，100 MHz，150 MHz，300MHz。綜合結果見表3。

表3 ASIC綜合性能比較

從表3可以看出，基于子項共享的實現總體可以有效減少ASIC的面積消耗，節省成本和功耗。約束頻率相對低時，優勢明顯。當約束條件分別為150MHz和300 MHz時，L1濾波器子項共享的結果大于非共享的情況，且當頻率為300MHz時，共享實現的Timing Violation為-0.32 ns，即并沒有達到設計要求。

5 高速率約束條件下的進一步優化

由圖5可以看出，濾波器的面積和時延是矛盾的，即高速率是以犧牲功耗和面積為代價的。子項空間共享的方法能夠降低加法器個數，但加法器深度不一定會降低，較高的加法器深度不但會增加功耗，而且使得高速率實現也變得困難。當約束速率較高時，實現難度比直接實現可能更高，從而使綜合面積沒有明顯優勢。因此，為了改善高速率約束條件下的綜合結果，需要進一步降低加法器深度。

5.1 方法一:優化系數的產生方法

主要考慮兩個方面:

1)產生基組，例如基組13=9+4=11+2，顯然用“9+ 4”更好，對應的加法器深度小。

2)產生子項系數，例如前文中h(22)=376=3×27-1 ×23=11×25+3×23，顯然用“3×27-1×23”更好，對應的加法器深度小。

由于系數已經確定，可被優化的個數有限，因此這種方法的效果不明顯。若在系數設計階段就考慮這一點，在優化加法器個數的同時優化加法器深度，綜合效果會進一步提升，詳見文獻［9］。

另一實用且有效的方法是在組合邏輯中直接插入寄存器，從而在硬件上直接拆分組合邏輯，降低最大加法器深度，達到提高速率的目的。

5.2 方法二:拆分組合邏輯

兩個位置可以插入寄存器:1)“基組與輸入的常系數乘法”模塊后;2)“子項表示法系數與輸入的常系數乘法”模塊后。根據實際經驗，若子項基較小，“子項表示法系數與輸入的常系數乘法”模塊后寄存就可以了，如果子項基較多且值較大，可以考慮在兩個位置都寄存。加入寄存器雖然增加了一些硬件消耗，在低頻時沒有優勢，但在高頻時，卻可以使ASIC綜合時更容易達到要求，從而使整體面積有效減小，綜合結果如表4所示。

表4 降低加法器深度后ASIC綜合性能比較

6 總結

基于子項空間共享技術實現FIR數字濾波器可以有效減少加法器個數，利用ASIC進行硬件實現時有效地降低了實現面積和功耗。在高約束速率時可以進一步通過拆分組合邏輯來降低加法器深度，適用于高速率低功耗系統設計。

［1］張婧霞，沈三民，翟成瑞.基于FPGA乘法器的FIR濾波器系統設計［J］.電視技術，2012，36(3):40-42.

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Im plementation of High-speed and Low-power Consum ption FIR Digital Filters

XU Hong1，YE Feng2，HUANG Chaogeng3
(1.College of Information Engineering，Zhejiang University of Technology，Hangzhou 310023，China;2.Hangzhou Nationalchip Science＆Technology Co.，Ltd.，Hangzhou 310012，China;3.School of Information，Zhejiang University of Finance＆Economics，Hangzhou 310018，China)

In this paper，a hardware technique for implementing FIR filters on ASIC is proposed.The coefficientmultipliers are realized with shifters and adders.The subexpression space technology is adopted，which can effectively reduce the number of adders in the filter.In order to reduce the complexity of implementation，the adder depth is limited under the high rate constraints.The results of hardware synthesis show that the proposedmethod can efficiently save area consumption，which can be used to design the high throughput digital systems.

FIR digital filter design;multiple constantsmultiplication;subexpression space technology;adder depth;ASIC

TN713

A

?? 薇

2014-05-12

【本文獻信息】徐紅，葉豐，黃朝耿.高速率低功耗FIR數字濾波器實現［J］.電視技術，2014，38(23).

浙江省自然科學基金項目(LQ14F030008)

徐 紅，(1978—)，女，博士研究生，講師，主研數字濾波器設計、FPGA及ASIC開發技術;

葉 豐，(1975—)，杭州國芯科技股份有限公司技術總監，主要從事數字電視技術、集成電路設計。