基于總線及BST的彈載計算機可測試性設計*

李自國 楊智勇 陸巍巍

(1.91515部隊 三亞 572016)(2.海軍航空工程學院研究生管理大隊 煙臺 264001) (3.海軍航空工程學院七系 煙臺 264001)

基于總線及BST的彈載計算機可測試性設計*

李自國1,2楊智勇3陸巍巍3

(1.91515部隊 三亞 572016)(2.海軍航空工程學院研究生管理大隊 煙臺 264001) (3.海軍航空工程學院七系 煙臺 264001)

為了提高彈載計算機的可測試性,采用MTM測試總線及BST技術對其PCB板進行重新設計,經重新設計后的彈載計算機系統具有良好的可測試性,可以及時、快速、準確地檢測與隔離故障,縮短故障檢測與隔離時間,進而減少維修時間,降低系統維護成本,提高可靠性。

彈載計算機; 可測試性; 邊界掃描; MTM測試總線

Class Number TP271+.5

1 引言

國內現用的彈載計算機大多由多塊印刷電路板(PCB)構成。隨著PCB板上所采用的高集成度、高封裝、尺寸小的集成電路越來越多,測試越來越困難,傳統的測試方法已無法對其進行高覆蓋率的測試。為了便于測試,通常采用可測試性設計。對整個計算機的設計也應當這樣,才可能使測試問題簡化,這一點對于彈載計算機設計尤為重要[1]。

2 測試性設計技術概述

2.1 測試性設計

測試性設計是指在系統、分系統、設備、組件和部件的設計過程中,通過綜合考慮并實現測試的可控性和可觀測性、初始化與可達性、嵌入式測試(BIT)以及和外部測試設備兼容等,達到測試性要求的設計過程[2]。常用的測試性設計技術主要有內建自測試(BIST)、邊界掃描測試、隨機掃描測試、測試總線技術。前三種測試技術提供了測試的方法,測試總線技術提高了測試的效率。

2.2 邊界掃描測試技術

隨著微電子技術、微封裝技術和印制板制造技術的不斷發展,印制電路板變得越來越小,密度越來越大,復雜程度越來越高,使用萬用表、示波器測試芯片的傳統“探針”方法已不能滿足要求。20世紀80年代,聯合測試行動組(Joint Test Action Group,JTAG)起草了邊界掃描測試(Boundary Scan Testing,BST)技術規范,并在1990年被批準為IEEE標準1149.1-1990規定,簡稱JTAG標準[3]。該規范提供了有效測試引線間隔致密的電路板上元器件的能力。

邊界掃描技術中的“邊界”是指測試電路被設置在集成電路器件功能邏輯電路的四周,位于靠近器件輸入、輸出引腳的邊界處。所謂“掃描”是指連接器件各輸入、輸出引腳的測試電路實際上是一個串行移位寄存器,這種串行移位寄存器被稱為“掃描路徑”,沿著這條路徑可輸入由“1”和“0”組成的各種編碼,對電路進行“掃描”式檢測,從輸出結果判斷其是否正確[4～5]。邊界掃描測試結構如圖1所示。

圖1 邊界掃描結構

其中:TCK為測試時鐘輸入、TMS為測試模式選擇、TDI為測試數據輸入、TDO為測試數據輸出、TRST為測試復位

邊界掃描測試有兩大優點:一個是方便芯片的故障定位,迅速準確地測試兩個芯片管腳的連接是否可靠,提高測試檢驗效率;另一個是,具有JTAG接口的芯片,內置一些預先定義好的功能模式,通過邊界掃描通道使芯片處于某個特定的功能模式,以提高系統控制的靈活性和方便系統設計。

2.3 MTM測試總線技術

MTM總線是具有多站點拓撲結構的同步串行背板總線。MTM總線由四根必需的和一根可選的信號線組成,采用主從通信規約,如圖2所示。總線設計時只允許有一個主模塊,不過對于配置為容錯工作方式的總線,總線控制權可以移交給備份主模塊。在這種總線體系中,存在三種類型模塊:主模塊、備份主模塊(具有主模塊功能的從模塊)、從模塊。不論哪種類型模塊,模塊地址都由8位二進制數表示,可以分為250個普通模塊地址和一個廣播地址、四個分組廣播地址、一個記憶缺失地址,允許最多250個從模塊同時掛在該總線上[6～7]。

圖2 MTM總線結構示意圖

其中:MMD為模塊數據信號線、MSD為從模塊數據信號線、MCTL為主模塊控制信號線、MPR為暫停請求信號線、MCLK為時鐘信號線

MTM總線是主從分布式通信系統,主模塊通過發送頭包,啟動與從模塊進行信息交換。主從模塊間的信息傳遞由各自的鏈路層狀態機控制。

3 彈載計算機的可測試性設計分析

3.1 單鏈板級測試

在進行彈載計算機設計時,可以盡可能地運用邊界掃描測試技術進行可測試性設計。最理想的情況是待設計電路板上用到的器件都具有邊界掃描結構,都是邊界掃描器件,只需將它們的TDI和TDO首尾相接構成菊花鏈,然后共用TMS和TCK信號,該連接方法被稱作單鏈板級測試。單鏈板級測試可實現在電路板上串行互連多個具有JTAG功能的IC(集成電路Integrated Circuit),形成一個多IC的邊界掃描鏈,TDI和TDO串行連接,板上IC共同組成一個JTAG鏈;亦可用于對單個IC、板上IC、IC間通路、板與板間通路進行測試。現階段,并不是所有的芯片都具有邊界掃描結構體系,某些非邊界掃描結構芯片在電路板設計時必須采用,這就為電路板的可測試性設計帶來了挑戰。目前由于掃描器件和非邊界掃描器件混合組裝的電路板測試問題仍是板級可測試性設計研究的關鍵問題[8～9]。針對上述情況,可將非邊界掃描電路用掃描電路完全包圍,利用邊界掃描器件的掃描結構實現一個和多個的掃描鏈路,使板中每一內部點都具有可控制性和可觀察性,從而實現完全的掃描鏈路測試。這些附加掃描結構主要通過以下兩種方法獲得:

1) 邊界掃描器件法:在進行電路板的可測性設計時,盡可能選用同功能的帶有邊界掃描結構體系的器件置換原非邊界掃描器件,從而使其所在電路板包含邊界掃描結構,實現電路板內部所有結點的可控和可觀測。

2) 邊界掃描結構置入法:利用掃描器件的邊界掃描單元實現對非邊界掃描電路的可控又可測的方法。通過待測非邊界掃描器件周圍的邊界掃描器件提供的測試通道,實現測試矢量加載和測試響應數據的讀取。如圖3所示,如果不考慮此PCB設計的可測性問題,圖中的3#器件(具有邊界掃描結構體系的線驅動芯片)是不存在的,同時6#,8#器件是同功能的非邊界掃描芯片。因此,該PCB上面就有2#,4#,6#,7#,8#器件是不具有邊界掃描體系結構的芯片,那么此PCB上的一些網絡節點就不具有可控性和可觀測性。這勢必為板級測試、故障診斷帶來相當大的困難。

圖3 單鏈板級可測試設計

為了PCB測試方便,節約測試成本,在設計滿足要求功能的PCB的時候就應該考慮設計的可測性。第一,在不具有邊界掃描結構體系的2#,4#之間增加一具有邊界掃描結構體系的驅動芯片(3#器件);第二,將6#,8#用相同功能且具有邊界掃描結構體系的器件替換,使用帶有邊界掃描結構體系的器件包圍非邊界掃描器件。這樣既不改變原有電路的功能,又能很好地解決了電路板原先一些節點的可測性問題,使板上所有節點網絡都能通過邊界掃描通道而變得可控和可觀測。

3.2 多鏈板級測試

單鏈板級測試要求板上掃描鏈路覆蓋所有JTAG的IC,適用板上IC數量不多時的情況。當板上IC數量多,掃描鏈路很長時會帶來掃描時間長,因此多IC電路板多用多鏈路測試,如圖4所示。

圖4 具有多個邊界掃描鏈的板級測試

多鏈路邊界掃描,通過地址掃描端口和多端口分配器共享板上MTM總線接口,可根據電路板上功能和IC不同劃分多個邊界掃描鏈路,對每個鏈路分配不同的掃描碼,針對性強,單個鏈路中編碼設計簡單。但鏈路與鏈路間通路測試結構復雜,多鏈路協同測試的設計要求不低于板級與板級間通路測試要求。

4 彈載計算機可測試性設計

4.1 采用單鏈板級測試技術的彈載計算機設計

根據單鏈板級測試可測試性設計思想,使用IEEE 1149.1總線將彈上計算機所有模塊/電路板的掃描鏈首尾連接成菊狀鏈,整個系統對外只呈現一個測試接口;將IEEE1149.1總線的四條信號線——TDI、TDO、TCK、TMS分布在底板上;將前一個電路板的TDO與下一個電路板的TDI相連,如圖5所示。

圖5 采用單鏈板級測試技術的彈載計算機設計

依據此構成方案進行系統測試時候,需要底板上的每個插槽中都要有電路板,如果某處有一個槽是空的,那么菊狀鏈路斷開,彈載計算機將是不可測的。并且,長的掃描鏈路需要長的邊界掃描測試向量,這樣的測試向量不僅難以產生,而且使用這些測試向量進行測試時也需要較長的時間。

4.2 采用MTM測試總線結合邊界掃描技術的彈載計算機設計

使用MTM測試總線結合邊界掃描技術則可以實現層次化測試結構,該結構采用多級測試維護總線,構成了芯片級、板級、子系統級、系統級的層次化測試結構,整個系統對外只呈現一個測試接口[10],如圖6所示。

圖6 采用MTM測試總線結合邊界掃描技術的彈載計算機設計

圖6中主、從模塊以及底板上的MTM測試總線都是在不破壞該系統原有邏輯功能的基礎上為了解決系統的可測性問題而引入的。在設計過程中,只需要在系統底板上設計額外的MTM測試總線以及插槽,然后嵌入現成的封裝好的主、從模塊即可。MTM主模塊控制器主要作用是鏈路層協議解析和微控制器接口,從控制器的作用主要是從模塊接口和控制邊界掃描鏈路。整個彈上計算機系統對外只呈現一個用于測試的接口,進行系統測試的時候,此接口通過USB、RS232、1553B或其它總線接口與測試設備通信,測試設備上運行與各主從模塊配套的系統測試軟件。

5 結語

對彈載計算機利用MTM測試總線結合邊界掃描技術進行設計后,具有以下優點:

1) 可擴展性好

分布式測試采用開放式總線結構,具有良好的可擴展性。若增加系統模塊,僅需對主控軟件進行簡單的修改或調整,而不需要改變測試系統的其他硬件結構。此外,將某個單元模塊從系統中移出也不會影響系統的整體測試。

2) 簡化測試向量

由于采用尋址的方式,要對某個從模塊進行測試,只需發送地址命令選中該從模塊,再送測試向量。并不需要為了測試某一模塊,而掃描所有模塊。所以可以大大簡化用于測試的向量。

3) 加快測試速度

采用分布式測試策略,各模塊可以并行地進行測試,從而可以大大減少整個系統的測試時間。

4) 提高維修性

由于各模塊的功能相對獨立,在維修過程中可以利用備辦模塊直接替代相同功能的故障模塊,從而加快了系統的維修。

經此設計的彈載計算機系統具有良好的可測試性。可以及時、快速、準確地檢測與隔離故障,縮短故障檢測與隔離時間,進而減少維修時間,降低系統維護成本,提高可靠性。

[1] 沈緒榜.彈(箭)載計算機[M].北京:宇航出版社,32-33.

[2] 韓國泰.改進目前測試性設計的若干建議[J].測控技術,2003,22(11).

[3] 潘小龍.基于邊界掃描技術的測試系統的研究與應用[D].南京:南京航空航天大學,2008.

[4] 劉九洲,王健.邊界掃描技術發展綜述[J].電光與控制,2013,2(20).

[5] 趙紅軍,楊日杰,崔坤林,等.邊界掃描測試技術的原理及其應用[J].測控技術,2005(11):20-24.

[6] IEEE Std 1149.4-1999: IEEE Standard for Mixed_signal Test Bus[S]. IEEE Computer Society,1999,6.

[7] IEEE Std 1149.6 TM: IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks[S]. IEEE Computer Society,2003,7.

[8] 張樂.基于邊界掃描的板級測試方法研究與應用[D].南京:南京理工大學,2012.

[9] 代桃.多板卡電子系統的可測試性設計與實現[D].長沙:電子科技大學,2011.

[10] 王帥.通用型MTM總線主模塊控制器的設計與實現[J].測控技術,2012,31(8):63-67.

Testability Design of Missile Onboard Computer Based on Bus and BST

LI Zifuo1,2YANG Zhiyong3LU Weiwei3

(1. No. 91515 Troops of PLA, Sanya 572016) (2. Postgraduate Team Brigade, Naval Aeronautical Engineering Institute, Yantai 264001) (3. Department 7, Naval Aeronautical Engineering Institute, Yantai 264001)

In order to raise the testability of missile onboard computer, MTM test bus and BST technology is used to redesign it PCB board. The redesigned computer system has a good testability, and can accomplish fault detection and isolation timely, fast and accurately, shortening the time of fault detection and isolation, and reducing the maintenance time and cost of the system, and improving the reliability of the system.

missile onboard computer, testability, boundary scan, MTM test bus

2014年6月6日,

2014年7月23日

李自國,男,工程師,研究方向:控制工程。楊智勇,男,博士,講師,研究方向:控制與測試。陸巍巍,男,講師,研究方向:電子測試。

TP271+.5

10.3969/j.issn1672-9730.2014.12.045