基于FPGA的激光探測(cè)自適應(yīng)電路設(shè)計(jì)

李靜，門俊儒

基于FPGA的激光探測(cè)自適應(yīng)電路設(shè)計(jì)

李靜，門俊儒

激光以其方向性好、亮度高、單色性好等優(yōu)點(diǎn)使得其應(yīng)用越來越廣泛, 但是，因其受環(huán)境條件的影響較大，特別是在沙塵、雨雪、霧霾等不同天氣情況下，激光探測(cè)性能受到很大干擾，該文針對(duì)這種狀況，基于 FPGA設(shè)計(jì)了激光探測(cè)自適應(yīng)電路，表明隨著傳感信號(hào)輸入的變化，則相應(yīng)的閾值門限也隨之變化，使得不同閾值對(duì)噪聲的抑制能力達(dá)到最佳，從而達(dá)到一個(gè)自動(dòng)調(diào)節(jié)、動(dòng)態(tài)平衡的效果。

復(fù)雜天氣；激光探測(cè)；自適應(yīng)；FPGA

0 引言

當(dāng)激光探測(cè)系統(tǒng)在惡劣天氣下工作時(shí)，會(huì)因?yàn)榇髿庵袘腋〉奈⒘５姆謱哟┩感院头謱雍笙蛏⑸湫?，?duì)電路產(chǎn)生影響，例如在能見度較好時(shí)，測(cè)距目標(biāo)物的反射特性也接近于漫反射要求，所以，標(biāo)準(zhǔn)模式下的接收電路應(yīng)處于較靈敏的狀態(tài)。雨雪天氣或特殊天氣時(shí)，粉塵等顆粒形成噪聲較大，可能形成電路誤觸發(fā)，要正常對(duì)目標(biāo)進(jìn)行探測(cè)，必須調(diào)節(jié)數(shù)字電位器，提升初始閾值，從而對(duì)噪聲的抑制達(dá)到最佳狀態(tài)。設(shè)置不同初始閾值的目的在于，當(dāng)測(cè)距系統(tǒng)工作在不同的大氣環(huán)境條件或測(cè)量不同反射特性目標(biāo)時(shí)，可以相應(yīng)地改變接收電路的閾值電壓。

1 自適應(yīng)電路設(shè)計(jì)的原理

在激光探測(cè)系統(tǒng)中，因?yàn)樘鞖鉅顩r，引起激光系統(tǒng)的誤判通常分為兩類，一種稱為虛警，這種情況是信號(hào)不存在時(shí)，判為有信號(hào)，其概率稱為虛警率；另一種稱為漏警，是信號(hào)存在而被判為無信號(hào)，其概率稱為漏警率。所謂恒虛警率處理，就是當(dāng)干擾情況變化時(shí)，使虛警率恒定的信號(hào)處理。所以，閾值的調(diào)節(jié)要根據(jù)具體的環(huán)境而定，它的是一個(gè)動(dòng)態(tài)的過程。自適應(yīng)電路采用自動(dòng)跟蹤方式，在當(dāng)前天氣情況下，我們先是通過 A/D轉(zhuǎn)換電路對(duì)傳感器產(chǎn)生的模擬信號(hào)進(jìn)行采樣[1]，經(jīng)FPGA處理以后，通過脈沖串的形式參與到數(shù)字電位器的閾值確定中去。從而確定當(dāng)前天氣下的最優(yōu)的閾值電壓，使輸出噪聲降低，整個(gè)調(diào)節(jié)過程達(dá)到一個(gè)動(dòng)態(tài)平衡的效果，保持恒定的虛警率。系統(tǒng)整體框圖設(shè)計(jì),如圖1所示：

圖1 系統(tǒng)整體框圖設(shè)計(jì)

2 激光探測(cè)自適應(yīng)電路的硬件組成

激光探測(cè)自適應(yīng)電路設(shè)計(jì)組成，如圖2所示：

圖2 自適應(yīng)主要電路原理圖

主要分為以下幾個(gè)部分，基于芯片XC3S250e-5tq144微控制處理電路、差分放大電路，AD7820數(shù)據(jù)采集電路、AD8400數(shù)字電位器調(diào)節(jié)電路，以及電壓反饋調(diào)節(jié)電路構(gòu)成，微控制處理電路主要由A/D采集控制模塊、FIFO先進(jìn)先出模塊、JTAG程序下載模塊、數(shù)字電位器控制模塊、晶振模塊組成。

2.1 xc3s250e-5tq144芯片電路設(shè)計(jì)

FPGA在高速數(shù)據(jù)采集處理方面有單片機(jī)和DSP無法比擬的優(yōu)勢(shì)，F(xiàn)PGA具有時(shí)鐘頻率高、內(nèi)部延時(shí)小、全部控制邏輯由硬件完成，速度快，效率高，組成形式靈活等特點(diǎn)。因此，我們選擇使用FPGA來進(jìn)行數(shù)據(jù)的處理與控制。根據(jù)本系統(tǒng)的要求，在這里我們選擇 XilINX 公司生產(chǎn)的Spartan-3E系列xc3s250e-5tq144型號(hào)的芯片它能將邏輯、存儲(chǔ)器、數(shù)學(xué)運(yùn)算、數(shù)字處理器、IO以及系統(tǒng)管理資源完美地集合在一起，其中，包括 A/D控制模塊設(shè)計(jì)、分頻器的設(shè)計(jì)、信號(hào)處理模塊的設(shè)計(jì)、AD8400數(shù)字電壓控制模塊的設(shè)計(jì)。

2.2 數(shù)據(jù)采集電路設(shè)計(jì)

AD7820是美國(guó)AD公司推出的一款微處器兼容的8位模數(shù)轉(zhuǎn)化芯片，芯片采用+5V供電，無需外部時(shí)鐘，內(nèi)部有取樣保持電路，利用半閃存技術(shù)，使轉(zhuǎn)化時(shí)間達(dá)到1.36US。它和FPGA的接口簡(jiǎn)單，無需加外部電路，即可采用存儲(chǔ)器映像編址，數(shù)據(jù)輸出帶鎖存和三態(tài)緩沖電路。片內(nèi)采用兩個(gè)4位內(nèi)爍ADC以獲得8位輸出結(jié)果，每個(gè)4位閃爍ADC以內(nèi)含15個(gè)比較器，每一個(gè)閃爍ADC將未知輸入模擬電壓與參考電壓階梯進(jìn)行比較，從而獲得高4位數(shù)據(jù)，一個(gè)內(nèi)部數(shù)模轉(zhuǎn)化器（ADC）以獲得高4位數(shù)據(jù)作為輸入，輸出第一個(gè)閃爍ADC數(shù)據(jù)對(duì)應(yīng)模擬電壓，然后用未知輸入模擬電壓減去該電壓，經(jīng)轉(zhuǎn)化后得到低4位數(shù)據(jù)。

2.3 數(shù)據(jù)處理電路設(shè)計(jì)

AD8400是單通道、256位、數(shù)字控制可變電阻（VR）器件，器件內(nèi)置一個(gè)帶游標(biāo)觸點(diǎn)的固定電阻，該游標(biāo)觸點(diǎn)在載入控制串行輸入寄存器的數(shù)字碼所確定的點(diǎn)位分接該固定電阻值。游標(biāo)與固定電阻任一端點(diǎn)之間的電阻值。本質(zhì)上就是用控制脈沖計(jì)數(shù)的方法來調(diào)整阻值，所以又叫數(shù)控可變電位電阻器，其實(shí)質(zhì)是一種特殊形式的數(shù)模轉(zhuǎn)換器，其輸入經(jīng)高精度 A/D轉(zhuǎn)化為控制數(shù)字電位器的控制信號(hào)，并由FPGA控制關(guān)系和特性給出調(diào)整信號(hào)和計(jì)數(shù)脈沖，使數(shù)字電位器改變滑動(dòng)觸點(diǎn)位置，從而改變電位器輸出電壓。每個(gè)VR均有各自的VR鎖存器，用來保存其編程電阻值。由10個(gè)數(shù)據(jù)位構(gòu)成的數(shù)據(jù)字同步傳輸至串行輸入寄存器，該數(shù)據(jù)字經(jīng)過解碼，前2位可確定需要載入后8位數(shù)據(jù)的VR鎖存器地址。典型數(shù)據(jù)對(duì)應(yīng)的輸出電阻RWB如表1所示：

表1 典型數(shù)據(jù)對(duì)應(yīng)的輸出電阻RWB

1 89 1LSB 0 50 零點(diǎn)（滑動(dòng)變阻器接觸電阻）

3 控制系統(tǒng)軟件編程

FPGA的軟件編程設(shè)計(jì)，其實(shí)質(zhì)也就是硬件設(shè)計(jì)，一般是采用模塊化的設(shè)計(jì)方法，其實(shí)質(zhì)就是系統(tǒng)的主要程序包括A/D數(shù)據(jù)采集控制模塊、FIFO數(shù)據(jù)緩沖模塊、數(shù)字電位器控制模塊、以及時(shí)鐘樹產(chǎn)生模塊。

3.1 數(shù)據(jù)采集模塊

AD7820工作分為讀模式和寫模式，模數(shù)轉(zhuǎn)換器和數(shù)據(jù)訪問由來控制，當(dāng)和同時(shí)為低電平時(shí)啟動(dòng)一次轉(zhuǎn)換，對(duì)于能強(qiáng)制進(jìn)入等待狀態(tài)，且能使保持低電平直至模數(shù)轉(zhuǎn)換結(jié)束的微處理器，用一條讀指令即可啟動(dòng)轉(zhuǎn)換，等待和讀轉(zhuǎn)換結(jié)果，在讀模式用作狀態(tài)輸出（RDY）,它可用作 CPU的狀態(tài)查詢。RDY是集電極開路輸出，在CS下降沿后轉(zhuǎn)為低電平,AD轉(zhuǎn)換結(jié)束后變?yōu)楦唠娖健Ｔ趯懽x模式中，下降沿啟動(dòng)AD轉(zhuǎn)化，當(dāng)返回高電平時(shí)，結(jié)果的高4位被鎖存在緩沖器中，同時(shí)開始低四位轉(zhuǎn)化，為低電平時(shí)，表明模數(shù)轉(zhuǎn)換結(jié)束。

3.2 FIFO數(shù)據(jù)緩存模塊的設(shè)計(jì)

先進(jìn)先出的FIFO是一種比較常用的存儲(chǔ)器單元[2]，主要用來對(duì)數(shù)據(jù)進(jìn)行緩存，F(xiàn)IFO通常有讀允許端口、寫允許端口、數(shù)據(jù)輸入端口、數(shù)據(jù)輸出端口、FIFO狀態(tài)端口等信號(hào)端口。其中，F(xiàn)IFO狀態(tài)端口輸出當(dāng)前FIFO的狀態(tài)滿、未滿或空。8*8位FIFO的功能框圖如下。其中，clock為系統(tǒng)時(shí)鐘信號(hào)輸入，reset為系統(tǒng)復(fù)位信號(hào)，read為讀數(shù)據(jù)信號(hào)允許信號(hào)，write為寫入FIFO允許信號(hào)，fifo_in[7:0]為數(shù)據(jù)輸入，fifo_out[7:0]為數(shù)據(jù)輸出，fifo_empty為指示FIFO當(dāng)前是空的，這種情況下，只能對(duì) FIFO進(jìn)行寫入數(shù)據(jù)操作；fifo_full指示當(dāng)前 FIFO是滿的，這種情況下，當(dāng)然只能對(duì)FIFO進(jìn)行讀數(shù)據(jù)操作，是不能寫入數(shù)據(jù)的；fifo_half指示當(dāng)前 FIFO隊(duì)列中沒空也沒滿，這種情況下，既可以對(duì) FIFO進(jìn)行寫入數(shù)據(jù)操作，也能進(jìn)行讀數(shù)據(jù)操作，F(xiàn)IFO工作示意圖，如圖3所示：

圖3 FIFO工作示意圖

3.3 數(shù)字電位器模塊設(shè)計(jì)

AD8400在時(shí)鐘脈沖[3]作用下將10位串行數(shù)據(jù)通過SDI腳輸入，這10個(gè)數(shù)據(jù)字格式為A1、A0、D7、D6、D5、D4、 D3、D2、D1、D0,它使用50M的時(shí)鐘在內(nèi)可將4個(gè)RDAC的數(shù)據(jù)裝完，AD8400通過復(fù)位（）腳可復(fù)位到中位值，它含有一個(gè)標(biāo)準(zhǔn)三線串行輸入控制接口時(shí)鐘上升沿有效，將數(shù)據(jù)置入寄存器。AD8400用作電壓閾值設(shè)置時(shí)，隨溫度變化漂移小，滑動(dòng)觸點(diǎn)W電壓VW與置入電壓的數(shù)字 DX之間的公式為由于最大模擬輸入電壓為 5V,所以數(shù)字電位器的控制[4]精度可以達(dá)到19.5mV。

4 結(jié)果仿真

通過 xilinx13.4軟件[5]將各模塊連接，進(jìn)行編譯、各模塊都能正常工作。分配引腳后，將配置文件下載到xc3s250e-5tq144型FPGA開發(fā)板中，系統(tǒng)運(yùn)轉(zhuǎn)正常，驗(yàn)證了整個(gè)系統(tǒng)設(shè)計(jì)的正確性，仿真[6]結(jié)果如圖4、圖 5、圖 6所示：

圖4 數(shù)據(jù)采集模塊仿真圖

圖5 數(shù)據(jù)緩沖模塊仿真圖

圖6 數(shù)字電位器控制模塊仿真圖

5 總結(jié)

本文介紹了一種激光探測(cè)自適應(yīng)電路的設(shè)計(jì)，利用了FPGA資源豐富、靈活性高的優(yōu)點(diǎn)，既可以作為一個(gè)簡(jiǎn)單的電壓控制測(cè)試系統(tǒng)單獨(dú)使用，也可以作為大系統(tǒng)的一個(gè)分支實(shí)現(xiàn)相應(yīng)的電壓控制測(cè)試功能。本方案已經(jīng)在分立器件測(cè)試儀項(xiàng)目的高壓測(cè)試板中使用，應(yīng)用中表明該系統(tǒng)對(duì)不同環(huán)境適應(yīng)速度快、高效穩(wěn)定。該電路理論誤差范圍為 19.5mV，如需要高精度的電路，只需要選擇位數(shù)更高的AD轉(zhuǎn)換芯片,基于FPGA設(shè)計(jì)的優(yōu)點(diǎn)，該方案只要做簡(jiǎn)單的擴(kuò)展，就可以實(shí)現(xiàn)很多應(yīng)用方面的移植。

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Design of Complex Weather Laser Adaptive Circuit Based on FPGA

Li Jing, Men Junru
(Institute of Electronic and Information Engineering, Xi'an Technological University, Xi'an 710021, China)

Laser’s application is becoming increasingly wide due to its advantages like fine directivity, high brightness and good color. However it is seriously impacted by environment conditions, especially during the dust, snow, fog haze, laser detection’s performance is largely interfered. In the view of this issue, this paper design an adaptive laser detection circuit based on FPGA. It is indicated that with the change of the sensor signal input, the corresponding threshold changes accordingly, which makes different threshold value’s inhibiting ability on noise achieves the best, so as to come to self-regulation and dynamic equilibrium effect.

Complex Weather; Laser Detection; Adaptive; FPGA

TN24

A

2014.10.11）

1007-757X(2014)12-0029-03

李 靜（1972-），女，陜西省西安市，西安工業(yè)大學(xué)，電子信息工程學(xué)院，教授，博士，研究方向：兵器測(cè)試、機(jī)器視覺，西安，710021

門俊儒（1984-），男，陜西省旬邑縣，西安工業(yè)大學(xué)，電子信息工程學(xué)院，碩士研究生，研究方向：信號(hào)與信息處理，西安，710021