通過淀積-腐蝕-淀積實現平坦化的研究

王 岳

（中國電子科技集團公司第四十七研究所，沈陽110032）

通過淀積-腐蝕-淀積實現平坦化的研究

王 岳

（中國電子科技集團公司第四十七研究所，沈陽110032）

在半導體器件和集成電路的研制和制備過程中，隨著工藝水平的提高及技術進步，雙層乃至多層布線越來越多，尺寸也越來越小。然而，在尺寸較小、臺階較高的情況下，如果在第一層金屬上淀積介質后直接形成上層布線就會導致斷條現象的出現，這就導致了平坦化成為非常重要的一項工藝。給出了平坦化工藝的基本原理，通過優化工藝條件并進行實驗驗證，確定了平坦化的最佳工藝條件，可以確保進行一次金屬刻蝕以后，片子表面仍能基本平坦，這樣就為二次布線打下了良好基礎，杜絕了斷條現象的產生。

平坦化；刻蝕速率；二氧化硅；光刻膠

1 引 言

在半導體行業的制造工藝中，平坦化作為一項重要工藝具有非常重要的作用。對于臺階較高尺寸較小并且采取雙層金屬布線工藝的電路來說，會在第一層金屬線條形成后出現金屬臺階。這時如果僅僅在淀積上介質后就開始形成上層布線的話，勢必會導致第一層金屬臺階被傳遞到上層金屬。這樣就會導致上層金屬在刻蝕時位于臺階的位置很容易出現斷條的現象，所以在淀積介質前有必要使表面趨于平坦。以下介紹了平坦化的基本原理，從大量工藝試驗中摸索工藝條件，給出了淀積-腐蝕-淀積平坦化技術，從根本上解決了出現斷條的問題。

2 淀積-腐蝕-淀積平坦化基本原理

在一次金屬刻蝕完畢后，先在金屬臺階上淀積一層SiO2，然后進行光刻膠的涂覆，這樣就可以利用液體的流動性填充形成一個較平的表面，如圖1-圖2所示。

圖1 在SiO2上涂膠

圖2 腐去多余部分形成平坦表面

涂膠完畢后，將硅片送入烘箱或固膠機進行堅膜，待其形成固體表面后再送入干法刻蝕機并通過調整CF4和O2的流量比率以及機器功率等刻蝕條件，使刻蝕光刻膠和SiO2的速率幾乎一致，這樣在腐蝕到金屬臺階表面時，就會保持表面的平坦化，如圖2所示。平坦的表面形成以后，再在其上淀積SiO2、刻通孔、濺二次金屬，這樣就確保了二次金屬光刻、刻蝕過程中圖形的完整性，如圖3所示。

圖3 在平坦表面上淀積SiO2和二次金屬

3 光刻膠和二氧化硅刻蝕速率一致性的實現

淀積-腐蝕-淀積平坦化的關鍵技術就是使光刻膠和二氧化硅的刻蝕速率基本達到一致，這樣就可以在刻蝕過程中，使片子表面始終保持平坦狀態。刻蝕二氧化硅的主要氣體是CF4，刻蝕光刻膠的主要氣體是O2。V膠／VSiO2主要受功率、CF4的流量及O2的流量控制。首先調整功率大小，先找到比較合適的功率再調整氣體流量。首先將條件定為：CF4的流量為40sccm、O2的流量為20sccm、反應室壓力40mT、刻蝕時間定為10分鐘，由小到大增加功率，分別測出光刻膠和二氧化硅的刻蝕速率，找出最合適的功率。

將淀積有SiO2的試驗片和涂好光刻膠的試驗片分別測出上、中、下、左、右五點的厚度。將兩片同時放入機器刻蝕10分鐘后取出，測出對應5點的厚度，與先前測的對應5點做差之后取平均值，試驗結果如表1所示。

表1 相同時間不同功率刻蝕掉SiO2與膠厚度表

由于刻蝕時間相同，所以SiO2和膠腐蝕掉的厚度比即是速率比，據以上數據畫出SiO2和膠速率比的曲線圖。如圖4所示。

從圖5可以看出，隨著功率的增加，V膠和膠速率都增大，但是在850W，VSiO2和V膠的速率最接近，所以將功率定在850W。不過膠的腐蝕速率還是稍大一些，所以減小O2流量以減小V膠。雖然SiO2的腐蝕速率也會因此降低但要比膠的腐蝕速率下降的慢，隨著O2流量的減小，就可以找到VSiO2和V膠速率相同的點。將結果列于表2。由試驗結果畫出圖5所示。

圖4 不同功率下膠和SiO2腐蝕速率

表2 不同O2的流量下，VSiO2和V膠的速率

圖5 不同O2流量下膠和SiO2腐蝕速率

由圖5可以看出O2的流量為15sccm時，VSiO2和V膠的速率最接近。因此確定出平坦化腐蝕的最佳條件：功率850W、CF4的流量為40sccm、O2的流量為15sccm、反應室壓力40MT。

4 結束語

由于斷條現象一直是影響多層布線的不利因素，經過研究分析，優化工藝，最終確定平坦化的工藝條件為：功率850W、CF4的流量為40sccm、O2的流量為15sccm、反應室壓力40MT。在確保一次金屬刻蝕后，片子表面基本平坦，為二次布線打下了良好基礎。

［1］Michael Quirk，Julian Serda，韓正生，等.半導體制造技術［M］.北京：電子工業出版社，2000.

［2］Stephen A.微電子制造科學原理與工程技術［M］.北京：電子工業出版社，2003.

［3］朱正涌.半導體集成電路［M］.北京：清華大學出版社，2004.

Study on Planarization By Deposit-corrosion-deposit

WANG Yue
（The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China）

As the improvementof technical progressand the technology of the semiconductor during its integrated circuitmanufacturing and preparation，thewiring size in double layer andmulti layer is gettingmuch smaller.However，under the high level in small size，if the upperwiring ismade directly after themedia isaccumulated on the first layer of themetal，the breakagewill appear.So，the planarization processing becomesmore and more important.The paper describes the principle of the planarization processing and it is tested by the technical process for determining the optimal processing condition in order to prevent the second wiring from breakage.

Planarization；Velocity of etching；SiO2；Photoresist

10.3969／j.issn.1002-2279.2014.04.010

TN4

：A

：1002-2279（2014）04-0030-02

王岳（1984-），男，遼寧省沈陽人，助理工程師，主研方向：集成電路制造。

2014-01-10