基于增加數據寬度的方法提高訪存速度

閆庚哲

（哈爾濱理工大學軟件學院，哈爾濱150080）

基于增加數據寬度的方法提高訪存速度

閆庚哲

（哈爾濱理工大學軟件學院，哈爾濱150080）

低效率的訪存操作是限制微處理器性能提高的一個關鍵因素。因此提高訪存速度可以有效改善微處理器的性能。提出了一種基于增加數據寬度的方式來提高訪存速度的方法。通過使用多字寬存儲器來增加數據帶寬，降低失效開銷的時鐘周期，從而達到提高訪存效率的目的。

數據寬度；多字寬存儲器；訪存速度

1 引 言

輸入輸出子系統始終是高性能計算機系統中的瓶頸。隨著IC制造工藝和RISC技術的發展，電路速度越來越快，指令執行時間越來越短，雖然連接微處理器（MPU）和存儲器的I／O帶寬也不斷增加，但它的增長速度遠遠趕不上微處理器和存儲器本身速度的增長。特別是先進的RISC技術，如超流水、超標量和VLIW在MPU設計中的廣泛應用，使得這一矛盾更加突出。為了解決這一問題，常用的方法有：尋找高速元件、采用層次結構、單體多字系統和多體并行系統等［1］。

基于增加數據寬度的方法來提高訪存的速度是通過使用多字寬存儲器來增加數據帶寬，降低失效開銷的時鐘周期，從而達到提高訪存效率的目的。

2 相關知識

在計算機的組成結構中，有一個很重要的部分，就是存儲器。存儲器是用來存儲程序和數據的部件，對于計算機來說，有了存儲器，才有記憶功能，才能保證正常工作。存儲器的種類很多，按其用途可分為主存儲器和輔助存儲器，主存儲器又稱內存儲器（簡稱內存），內存在電腦中起著舉足輕重的作用。因此，提高訪問內存的速度就顯得尤為重要。

2.1 Cache

Cache是計算機中經常遇到的概念，它位于CPU與內存之間，是一個讀寫速度比內存更快的存儲器。當CPU向內存中寫入或讀出數據時，這個數據也被存儲進高速緩沖存儲器中。當CPU再次需要這些數據時，CPU就從高速緩沖存儲器讀取數據，而不是訪問較慢的內存，當然，如需要的數據在Cache中沒有，CPU會再去讀取內存中的數據［2］。

2.2 存儲器帶寬

存儲器帶寬（memory bandwidth）：單位時間里存儲器所存取的信息量，體現數據傳輸速率技術指標（位／秒，字節／秒）［3］。

存儲器帶寬決定了以存儲器為中心的機器獲取信息的傳輸速度，它是改善機器瓶頸的關鍵因素之一。

計算方法：帶寬＝每個存取周期訪問位數／存取周期。如存取周期為500ns，每個存取周期可訪問16位，則它的帶寬為32Mb／s。

2.3 訪存時間

失效率與硬件速度無關，用它來評價存儲系統的性能非常方便，所以生活中經常使用它。但是，它也容易產生一些誤導。一種更好的評測存儲系統性能的指標是平均訪存時間：

平均訪存時間＝命中時間＋失效率×失效開銷［4］

平均訪存時間的兩個組成部分既可以用絕對時間（如命中時間為2ns），也可以用時鐘周期數（如失效開銷為50個時鐘周期）來衡量。

2.4 訪存模式

CPU直接訪問的存儲器是高速緩沖存儲器（Cache）。Cache通常保存著一份內存儲器中部分內容的副本（拷貝），該內容副本是最近曾被CPU使用過的數據和程序代碼。Cache的有效性是利用了程序對存儲器的訪問在時間上和空間上所具有的局部區域性，即對大多數程序來說，在某個時間片內會集中重復地訪問某一個特定區域。因此，如果針對某個特定的時間片，用連接在局部總線上的Cache代替低速大容量的內存儲器，作為CPU集中重復訪問的區域，系統的性能就會明顯提高。

系統開機或復位時，Cache中無任何內容。當CPU送出一組地址去訪問內存儲器時，訪問的存儲器的內容才被同時“拷貝”到Cache中。此后，每當CPU訪問存儲器時，Cache控制器要檢查CPU送出的地址，判斷CPU要訪問的地址單元是否在Cache中，若在，稱為Cache命中，CPU可用極快的速度對它進行讀／寫操作；若不在，則稱為Cache未命中，這時就需要從內存中訪問，并把與本次訪問相鄰近的存儲區內容復制到Cache中，如圖1所示。

3 提高訪存速度

3.1 單字寬存儲器

由于CPU的大部分訪存都是單字寬的，一般的單體單字存儲器的一個存儲單元存放一個存儲字，每個存儲周期只能訪問到Cache一個存儲字。在不具有第二級Cache的計算機系統中，主存的寬度一般與Cache的寬度相同，如圖2所示。

圖1 CPU訪存模式

圖2 單字寬存儲器

因此其最大頻寬就是w／TM。其中設存儲字長與訪問字長相同都為w位，TM為訪問周期，在對存儲器連續不間斷訪問的情況下，CPU獲得數據信息的速度也可以達到w／TM。

3.2 多字寬存儲器

如果把Cache和主存的寬度增加為原來的2倍或4倍，則主存的頻帶也就相應地增加為原來的2倍或4倍。對于寬度為2個字的主存來說，上述例子中的失效開銷就會從4×32個時鐘周期降到2×32個周期，帶寬變為每個時鐘周期1／4字節。

因此，當主存寬度為4個字時，失效開銷就只剩下1×32個周期，帶寬變為每個時鐘周期1／2字節，如圖3所示。

在保證存儲容量m*w不變的情況下，可以把存儲器的地址數相應減少n倍，則地址數為m／n個。這時可把地址信息分成兩部分，其中高部分仍作為存儲器的地址去訪問存儲器（因為存儲器的字數減少，訪問存儲器的地址碼可以縮短），低部分則去控制一個多路選擇器，從同時讀出的n個數據中選擇一個數輸出。

圖3 多字寬存儲器

4 對增加數據寬度提高訪存速度的分析

此方法會增加CPU和存儲器之間的連接通路（通常稱為存儲器總線）的寬度。

由于CPU訪問Cache仍然是每次訪問一個字，所以CPU和Cache之間需要有一個多路選擇器，而且這個多路選擇器可能會處在關鍵路徑上。采用第二級Cache可以解決這個問題。這時可讓第一級Cache的寬度為一個字，而在第一級Cache和第二級Cache之間放置一個多路選擇器，這樣它就不在關鍵路徑上了［5］。

單體多字并行存儲器的優點是實現簡單，不足則是訪問沖突概率略大。訪問沖突主要來自以下幾個方面：①取指令沖突。②讀操作數沖突。③寫數據沖突。④讀寫沖突。前兩種沖突容易解決，后兩種沖突的解決比較困難。從存儲器本身看，訪問沖突產生的原因是地址存儲器和控制邏輯只有一套，如果有n個獨立的數據寄存器和n套讀寫控制邏輯，后兩種沖突就自然解決了，前兩種沖突也會有所緩解。

5 結束語

提高訪存速度的方法有多種，如：尋找高速元件、采用層次結構、單體多字系統和多體并行系統等，但是增加數據寬度提高訪存速度是最簡單的方法之一。

通過使用多字寬存儲器來增加數據帶寬，降低失效開銷的時鐘周期，從而達到提高訪存效率的目的。

［1］張福新.微處理器性能分析與優化［D］.北京：中國科學院研究生院，2005.

［2］H Galand.微處理器系統設計導論［M］.西安：陜西科學技術出版社，1981.

［3］唐軼軒.面向多線程應用的Cache優化策略及并行模擬研究［D］.安徽：中國科學技術大學，2012.

［4］Myers GJ，Budde DL.The80960 Microprocessor Architecture［M］.New Jersey：Wiley－Interscience，1988.

［5］李功明.片上多處理器體系結構中Cache一致性模型研究［D］.安徽：中國科學技術大學，2013.

Im provement of Memory Access Speed Based on Data W idth Increase

YAN Geng－zhe
（School of Software，Harbin University of Science and Technology，Harbin 150080，China）

The low efficiency ofmemory access operations is a key factor to restrictmicroprocessor performance，so，increasing the speed of memory access can effectively improve microprocessor performance.This paper presents an approach based on data width increase to improve the speed of memory access.The multi－word wide memory is used to increase data bandwidth and reduce failure overhead clock cycles，so as to improvememory access efficiency.

Data Width；Multi－word widememory；Memory access speed

10.3969／j.issn.1002－2279.2014.06.022

TP393

：B

：1002－2279（2014）06－0078－02

閆庚哲（1993－），男，黑龍江哈爾濱人，本科，主研方向：軟件工程。

2014－02－24