一種基于DSP/FPGA的高轉速載體角速度解算系統設計

羅林燕+吳伯農

摘 要： 由于陀螺儀量程較小，難以應用于高轉速載體的姿態測試中，因此設計了以MEMS線加速度計ADXL377和地磁傳感器HMC1043為微慣性測量單元（MIMU）的微型角速度解算系統。系統以FPGA作為協處理器控制ADC模塊對11路傳感器信號的同步轉化，并對轉換后的數據進行及時采集、緩存；以DSP 芯片TMS320C6713作為主處理器完成角速度的實時解算。系統最大可測角速度達30 r/s，信號的采集、解算實時性強，角速度的測量精度高，而且電路半徑僅5 cm，安裝方便、功耗低。

關鍵字： 無陀螺捷聯式慣性導航系統； 角速度解算； ADXL377； TMS320C6713

中圖分類號： TN911.7?34 文獻標識碼： A 文章編號： 1004?373X（2014）15?0089?05

Design of angular velocity resolving system for high rotation carrier

based on DSP and FPGA

LUO Lin?yan， WU Bo?nong

（North China University of Technology， Beijing 100144， China）

Abstract： To solve the problem that gyroscope can not be used in the attitude testing of high rotation carrier due to its smmal measuring range， a mini angular velocity resolving system was designed to detect angular velocity. The system takes MEMS accelerometer ADXL377 and geomagnetic sensor HMC1043 as MIMU， FPGA as its coprocessor to control the ADC module to make the 11?way sensor signals converted synchronously， and DSP chip TMS320C6713 as core processor to achieve real?time resolving of angular velocity. The system has a large measuring range and high?accuracy in detection of angular velocity， and high performance in high?speed real?time information accquisition and resolving， as well as small size， easy installation and low power consumption. The system′s maximum angular detecting speed is up to 30 r/s.

Keywords： gyroscope free strap?down inertial navigation system； angular velocity resolving； ADXL377； TMS320C6713

0 引 言

常規的角速度測量采用陀螺儀，但陀螺儀量程小，且內含有不可轉動部件，不能承受大的線加速度沖擊，難以滿足高轉速載體的測量要求。在無陀螺捷聯式慣性導航系統中（GFSINS），采用線加速度代替陀螺儀，從線加速度計的輸出中解算出角加速度及角速度[1]。

目前，國內對無陀螺捷聯式慣性導航系統的研究，系統MIMU以九加速度計和八加速度計兩種方案為主。以九加速度計與磁強計為MIMU的系統，能完備地解算出載體的三維姿態信息，且解算精度較高，但需要立體安裝多個加速度計，而無陀螺捷聯式慣性導航系統對安裝誤差非常敏感[2]。本系統只要求解算出載體的角速度，且載體的連續飛行時間較短，加速度計的累積誤差有限，所以選用只需要對加速度計進行平面安裝的八加速度計方案，同時選用磁強計實時修正解算結果。

MEMS加速度計不僅量程大，精度高，可靠性高，壽命長，成本低，能進行多軸輸出，而且體積小、安裝方便，是捷聯式慣性導航系統的理想選擇。以FPGA作為協處理器，不僅可以把DSP從繁瑣的數據采集及緩存中斷中解脫出來，專注于角加速度及角速度的解算，還可以以硬件的方式設計系統與其他計算機的接口，提高了效率，節省了系統成本，減小了體積。

1 系統總體方案設計

八加速度計及磁強計的安裝方式如圖1所示，其中[x]軸為載體的縱軸方向，編號1～8為加速度計，編號9～11為磁強計，箭頭方向為加速度或磁強計的敏感方向[3?4]。

由文獻[2]可知，某一加速度計的輸出表達式為：

[A=（θb）T?（fb+Ωbib?rb+（Ωbib）2?rb）] （1）

式中：[θb]表示該加速度計敏感方向向量在載體系中的投影；[fb]表示載體質心處的比力矢量在載體系中的投影；[Ωbib]表示載體坐標系相對慣性系旋轉角速度向量[wbib]的反對稱矩陣；[rb]表示加速度安裝位置處相對載體中心的位置矢量。由式（1）可得角加速度的計算公式為：

[wbib=（JTJ）-1JT?A1?Aj?An-M?F（wbib）] （2）

式中：[Jj=[（rbj×θbj）T（θbj）T]]

[Fwbib=wbibx2 wbiby2 wbibz2 wbibywbibz wbibxwbibz wbibxwbibyT]

[Mj=-θbjyrbjy-θbjzrbjz-θbjxrbjx-θbjzrbjz-θbjxrbjx-θbjyrbjyθbjzrbjy+θbjyrbjzθbjzrbjx+θbjxrbjzθbjyrbjx+θbjxrbjyT]

圖1 八加速度計及磁強計安裝示意圖

則角速度可通過對式（2）積分得到：

[wbibt=wbib（0）+0twbibτdτ] （3）

系統最高可測轉速達30 r/s，加速度計距載體中心的距離[rb]均為40 mm，加速度計的最大輸出[1，5][A]=145 g。磁強計與加速度計建立觀測方程，對系統的解算結果進行校正[6]。

1.1 加速度計與磁傳感器的選擇與安裝

加速度計選用Analog Devices于2012年推出的首款模擬MEMS三軸高g加速度計ADXL377。該器件量程高達±200 g，完全滿足高轉速載體的測試要求；靈敏度為6.5 mV/g；[x，][y，][z]三軸的輸出帶寬均可根據用戶需要進行設置，最高可達1 300 Hz；其體積僅為3 mm×3 mm×1.45 mm，電路板空間比需要多個單軸加速度計的典型解決方案縮小了至少5倍；且加速度計無需初始對準及放置正交傳感器。在本系統中，共選用4個ADXL377加速度計（每個加速度計都只采集[x]軸和[y]軸的輸出信號），分別安裝在圖1中箭頭1和2、箭頭3和4、箭頭5和6、箭頭7和8的交點處，傳感器的[x，][y]敏感軸分別與箭頭所指方向對齊。

磁強計選用美國霍尼韋爾公司的三軸表面安裝磁傳感器HMC1043。該器件適用于地磁場磁性傳感，靈敏度極高，可達1.0 mV/V/guass（設置/重置電流為0.5 A時），且分辨率為120 μguass（帶寬為50 kHz，電橋電壓5 V時），進行簡單的信號放大后便可進行地磁場測量；其體積為3 mm×3 mm× 1.40 mm，方便在狹小的空間安裝。本系統選用一個HMC1043地磁傳感器，安裝在圖1的質心處，傳感器的敏感軸方向分別與9，10，11箭頭所指方向對齊。

2 系統硬件設計

角速度解算系統的硬件結構如圖2所示，主要包括MIMU單元、信號調理電路、A/D轉換模塊、FPGA協處理器模塊、DSP數據處理部分和存儲系統。

圖2 角速度解算系統硬件系統結構框圖

MIMU輸出的模擬信號經信號調理電路低通濾波、放大后，進行A/D轉換。在FPGA中設計了ADC控制器、FIFO存儲器。由ADC控制器對A/D轉換模塊的啟動、輸出模式進行控制；A/D轉換芯片輸出的數字信號送入FIFO存儲器進行緩存，DSP及時讀走FIFO存儲器中的數據，防止FIFO中的數據溢出；ADC控制器與FIFO存儲器通過握手信號進行通信，ADC控制器的工作狀態由DSP以操作外設存儲器的方式進行控制。

為滿足角速度解算時需要快速處理大容量數字信號的要求，本系統選用TI公司的新型浮點DSP芯片TMS320C6713作為主處理器。該芯片主頻最高可達200 MHz；CPU采用Veloci TI結構，具有8個獨立的功能單元（包括2個乘法器和6個算術邏輯單元），可同時執行8條32位指令，其運算能力可達1 GFLOPS。

為實現對MIMU單元中11通道模擬信號（8路加速度計信號和3路磁強計信號）的實時、同步采集，系統選用兩片AD7656作為模/數轉化芯片。該芯片內置6個16位、快速、低功耗逐次逼近型ADC，并且允許6個ADC同時工作；最高吞吐率可達250 KSPS，轉化時間僅為3.1 μs，并且內置低噪聲、寬帶寬采樣保持放大器，可處理高達4.5 MHz的輸入頻率；輸入/輸出模式均可進行軟硬件配置。

2.1 MIMU單元電路設計

2.1.1 ADXL377電路設計

在進行高轉速載體的角速度解算時，要求高轉速載體上傳感器的輸出信號盡可能的實時、準確，從而提高解算精度。為此，在不超過后端A/D芯片模擬信號最高輸入頻率的前提下，盡量提高傳感器輸出信號的發生頻率。本系統把ADXL377加速度傳感器[x，][y，][z]軸的信號輸出頻率均設為1 kHz。ADXL377加速度傳感器的功能框圖如圖3所示。只需按要求配置[Cx，][Cy，][Cz，]則可得到相應軸的信號發生頻率。本系統中，[Cx，][Cy，][Cz]均配為0.005 μF。

圖3 ADXL377功能框圖

2.1.2 HMC1043復位電路設計

為了保持磁傳感器的高靈敏度及靈敏度的線性特性，同時降低交叉軸效應和溫度效應，需要定期對磁傳感器進行復位。本系統中，為了防止系統其他部分對磁傳感器的電磁干擾，磁傳感器的PCB電路與系統其他電路分離開來，以插針的形式進行連接。

磁傳感器復位電路如圖4所示。為了簡化系統設計，復位電路采用單極性脈沖電路，手動復位。每次測量前，對磁傳感器進行一次復位。

圖4 磁傳感器HMC1043復位電路

2.2 模/數轉換芯片AD7656工作方式設置

AD7656模/數轉換芯片有兩種啟動轉換的方式：硬件方式和軟件方式。本系統中，為了節省DSP和FPGA資源，全部采用硬件方式。在硬件方式下，啟動轉換需要一個完整的CONVST脈沖，在脈沖的上升沿開始轉換。每片AD7656包含CONVST A，CONVST B，CONVST C三個啟動引腳，可分別啟動通道V1，V2，V3，V4，V5，V6進行轉換。本系統中，為了實現8路線加速計信號和3路磁強計數據的同步轉換，將兩片AD芯片的上述三個啟動引腳全連接到一起，由一個控制信號驅動。A/D轉換時鐘由芯片內部提供，基準電壓選用芯片內部基準電壓。

為了提高數據采集的速度，本系統對模/數轉換完成后的數據設置為并行方式輸出，每片A/D芯片的16根數據線直接與FPGA的16個I/O口進行連接，而系統選用的FPGA芯片XC3S400A最大可用I/O為311個，可滿足設計要求。同時為了便于后期的DSP數據處理，數據以字的模式輸出。

2.3 FPGA功能設計

若DSP直接操作ADC芯片，頻繁地接收來自ADC芯片的反饋信號，進入中斷程序讀取ADC輸出總線上的數據，不僅降低了DSP的工作效率，而且影響角速度解算的實時性、精度。為此，系統采用FPGA設計了ADC控制器、FIFO存儲器。其中ADC控制器負責對A/D芯片的控制，FIFO存儲器用來緩存模/數轉化完成后的數據。

2.3.1 ADC控制器設計

從AD7656的并行接口時序圖[1]可以看出，AD7656的啟動轉換較為簡單，但轉換后數據的讀取，因涉及到6個通道的數據，較為復雜。而6個通道的數據讀取是按照一定的順序進行的，并且各階段均有相應的啟動和狀態信號，所以系統引用狀態機的方式來實現ADC控制器。圖5為ADC控制器的狀態轉移圖，整個ADC控制器（狀態機）共分為5個狀態：開始、轉換、讀數據、間歇、空閑，不同狀態之間的轉移嚴格遵照AD7656并行接口的時序要求。

圖5 ADC控制器狀態轉移圖

（1） 在開始狀態下，ADC控制器將連接AD7656 CONVEST的引腳拉高，啟動轉換，直至AD7656輸出的反饋信號忙（BUSY）變為高電平，表明A/D轉化已成功啟動，此時再把CONVEST引腳拉低，為下一次轉換做準備。

（2） 轉換狀態。ADC控制器不輸出任何控制信號，等待AD7656完成模/數轉換（轉換時間大約為3.1 μs），直至忙（BUSY）引腳輸出低電平，表明模/數轉換已完成。

（3） 讀數據狀態。當忙（BUSY）輸出低電平后，便進入這一狀態，開始讀某一通道的數據。A/D轉換完成后，數據寄存在ADC輸出數據寄存器中，需要及時啟動讀信號線RD將數據讀出，寫入本系統設計的FIFO中，并等待FIFO寫成功信號（Fifo WrRe）有效。若FIFO寫成功信號（Fifo WrRe）有效，ADC控制器則進入下一狀態——間隔。

（4） 間隔狀態。某一通道的數據成功寫入FIFO后，ADC控制器進入這一狀態。設置間隔狀態的主要目的，是因為對6個通道數據的讀取不能持續進行，同時也為了辨別每個通道數據在FIFO中的存放位置，便于DSP對數據的提取。在間隔狀態下，模/數轉換芯片的讀信號線無效，數據的讀取暫時停止。只要6個通道數據的讀取沒有全部完成，并且FIFO寫成功信號無效，幾個時鐘周期后ADC控制器又會返回讀數據狀態，繼續對下一個通道數據進行讀取。若是6個通道數據的讀取全部完成，則進入空閑狀態。

（5） 空閑狀態。其是一種待命狀態，不對外界發送任何控制信息，但每個時鐘周期均會檢驗一次CONVEST信號，一旦有效，控制器便會轉入開始狀態。

ISE的狀態機工具STATE CAD可以把圖5所示的狀態轉移圖直接轉換為相應的VHDL/Verilog代碼，但本系統為了把每個通道數據準確地存放在系統指定存儲區域中，需要在讀每個通道數據的同時設計計數器，同時也為了調試的方便，ADC控制器部分的代碼采用手動編寫。

2.3.2 FIFO存儲器設計

FIFO的設計可以使DSP專注于數據解算而無需頻繁的進行數據讀取操作，當FIFO中的數據達到一定量時，DSP再對FIFO中的數據集中讀取，使低速的ADC可以與高速的DSP協調工作，并提高DSP的效率。同時AD7656模/數轉換完成后，數據的輸出順序是第一通道、第二通道…第六通道，而FIFO屬于先進先出的存儲器，當DSP需要讀取某一通道的數據時，尋址非常方便。

Xilinx提供了免費的IP核FIFO Generator v4.3用來生成FIFO。利用該IP核，用戶可自主配置、選擇存儲器的存儲深度、數據寬度、讀數據方式、狀態標志、握手信號、存儲器空/滿信號等。

本系統為兩片ADC分別設計了一片FIFO，調用FPGA內部的塊狀RAM實現，每片FIFO的存儲深度均設為2 KB，寫入數據寬度和輸出數據寬度均設為16位；FIFO的讀/寫時鐘采用異步，寫時鐘為10 KHz，讀時鐘為1 MHz；FIFO的讀采取首字直傳模式（First Word Fall Through，FWFT），避免讀操作時一個周期的延遲。

圖6為ADC控制器與FIFO的連接圖。模/數轉換完成后，轉換數據出現在AD7656的輸出數據總線上，ADC控制器便啟動WR EN信號，向FIFO中寫數據；進行下一通道數據的寫操作前，ADC控制器先檢測寫成功信號（Fifo WrRe）是否有效，只有寫成功信號有效，才繼續寫數據，從而保證寫操作的正確性；DSP不斷查詢FIFO反饋的滿信號FULL是否有效，若FIFO已滿，則DSP及時將FIFO中的數據讀走。

圖6 ADC控制器與FIFO的連接圖

2.4 FPGA與DSP的通信設計

本系統中，FPGA作為DSP的異步外設，接在DSP的外存儲器接口EMIF上，如圖7所示。TMS320C6713的異步接口非常方便，用戶除了通過硬件連接改變讀/寫時序以外，還可以通過對EMIF全局控制寄存器和相應的CEX空間控制寄存器進行參數配置來改變讀寫周期，實現與不同速度和類型的異步器件的直接接口。為了方便DSP對FPGA中的不同功能模塊讀/寫，系統以配置控制寄存器參數的方式為主。TMS320C6713的EMIF整個外部空間容量為64 MB，分為CE0～CE3四個區間，每個空間彼此獨立，可以進行不同的訪問控制。系統將CE2，CE3兩個區間分配給FPGA：區間CE2用來設計ADC控制器，占用的地址范圍為0xA0000000～0xA0000FF；區間CE3用來設計FIFO，共調用4 KB的空間用來存儲數據，其他空間用來設計相關的控制寄存器。

圖7 DSP與FPGA接口示意圖

圖7中，FPGA部分的CE，OE等接口，實物連接時均為FPGA的I/O口。DSP遵照異步讀寫的時序要求來控制CEX，AOE，AWE三根信號線，實現對FPGA的控制。

3 系統軟件設計

系統的程序流程如圖8所示。系統復位后，對系統的各個模塊進行初始化設置，主要包括系統狀態設置、EMIF端口設置、數據采集頻率設置、中斷寄存器設置等；初始化完成后，啟動定時器，等待中斷發生；中斷發生后，軟件開始讀取FIFO中的數據，并將讀取到的數據導入濾波和角速度解算函數，開始濾波、解算，并將解算結果實時輸出到上位機和指定的存儲位置；若預定的解算時間到達，結束程序，若預定的解算時間還未到達，則等待下一次中斷，繼續讀取數據、解算。

圖8 系統程序流程圖

4 結 語

本文設計的角速度解算系統最高可測轉速達30 r/s，解決了陀螺角速度測量范圍小，不能承受較大線性沖擊的問題。整個系統電路半徑僅5 cm，裝載方便；MEMS三軸高g平面加速度計和三軸磁傳感器的選用，不僅使大量程角速度解算系統的研制成為可能，同時也消除了以往多個傳感器立體安裝引起的誤差。以FPGA作為協處理器，實現了對多路傳感器信號的高速實時采集，顯著提高了DSP解算角速度的效率，同時也用FPGA設計了其他接口，減少了芯片數量，降低了功耗，節省了成本。

參考文獻

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[15] ADI公司.AD7656數據手冊[EB/OL].[2012?11?06].http：//wenku.baidu.com.

圖7 DSP與FPGA接口示意圖

圖7中，FPGA部分的CE，OE等接口，實物連接時均為FPGA的I/O口。DSP遵照異步讀寫的時序要求來控制CEX，AOE，AWE三根信號線，實現對FPGA的控制。

3 系統軟件設計

系統的程序流程如圖8所示。系統復位后，對系統的各個模塊進行初始化設置，主要包括系統狀態設置、EMIF端口設置、數據采集頻率設置、中斷寄存器設置等；初始化完成后，啟動定時器，等待中斷發生；中斷發生后，軟件開始讀取FIFO中的數據，并將讀取到的數據導入濾波和角速度解算函數，開始濾波、解算，并將解算結果實時輸出到上位機和指定的存儲位置；若預定的解算時間到達，結束程序，若預定的解算時間還未到達，則等待下一次中斷，繼續讀取數據、解算。

圖8 系統程序流程圖

4 結 語

本文設計的角速度解算系統最高可測轉速達30 r/s，解決了陀螺角速度測量范圍小，不能承受較大線性沖擊的問題。整個系統電路半徑僅5 cm，裝載方便；MEMS三軸高g平面加速度計和三軸磁傳感器的選用，不僅使大量程角速度解算系統的研制成為可能，同時也消除了以往多個傳感器立體安裝引起的誤差。以FPGA作為協處理器，實現了對多路傳感器信號的高速實時采集，顯著提高了DSP解算角速度的效率，同時也用FPGA設計了其他接口，減少了芯片數量，降低了功耗，節省了成本。

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[15] ADI公司.AD7656數據手冊[EB/OL].[2012?11?06].http：//wenku.baidu.com.

圖7 DSP與FPGA接口示意圖

圖7中，FPGA部分的CE，OE等接口，實物連接時均為FPGA的I/O口。DSP遵照異步讀寫的時序要求來控制CEX，AOE，AWE三根信號線，實現對FPGA的控制。

3 系統軟件設計

系統的程序流程如圖8所示。系統復位后，對系統的各個模塊進行初始化設置，主要包括系統狀態設置、EMIF端口設置、數據采集頻率設置、中斷寄存器設置等；初始化完成后，啟動定時器，等待中斷發生；中斷發生后，軟件開始讀取FIFO中的數據，并將讀取到的數據導入濾波和角速度解算函數，開始濾波、解算，并將解算結果實時輸出到上位機和指定的存儲位置；若預定的解算時間到達，結束程序，若預定的解算時間還未到達，則等待下一次中斷，繼續讀取數據、解算。

圖8 系統程序流程圖

4 結 語

本文設計的角速度解算系統最高可測轉速達30 r/s，解決了陀螺角速度測量范圍小，不能承受較大線性沖擊的問題。整個系統電路半徑僅5 cm，裝載方便；MEMS三軸高g平面加速度計和三軸磁傳感器的選用，不僅使大量程角速度解算系統的研制成為可能，同時也消除了以往多個傳感器立體安裝引起的誤差。以FPGA作為協處理器，實現了對多路傳感器信號的高速實時采集，顯著提高了DSP解算角速度的效率，同時也用FPGA設計了其他接口，減少了芯片數量，降低了功耗，節省了成本。

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