E1通信芯片的FPGA設計

張海

摘要本設計是采用FPGA來實現E1通信協議，主要實現的功能有支持E1單幀和復幀方式、CRC4校驗、可選時隙、多種告警管理、CAS復幀的傳輸、多種環回測試功能、Sa比特處理器及支持接收通路時鐘的提取與鎖定；滿足E1輸出接口時序的抖動特性。利用FPGA的硬件可定制性特點可以對E1協議的各個部分做特殊處理來滿足不同的需求，外部只需增加簡單的電平轉換電路即可實現整個E1通信系統，這使得比傳統的E1通信系統（專用芯片方案）有更強的競爭優勢。

關鍵詞E1；PCM；DLL；FPGA

中圖分類號：TN915 文獻標識碼：A 文章編號：1671-7597（2014）11-0031-02

隨著現代通信技術的發展，基礎傳輸接入通信對通信的高質量、低成本、可定制、高集成及在線升級的需求變得越來越強烈。在PDH通信中，E1通信在我國的傳輸接入領域處于絕對統治地位。大量且廣泛的使用使得E1的通信應用往往是采用集成芯片的方案實現，對于簡單的只有E1通信的系統來說，這樣的方案是比較可行的，但是這也存在一定的問題，那就是無法完成低成本、高集成及在線升級。當E1通信是處在一個有FPGA的大系統中的子系統時，采用FPGA實現E1通信就有比較大的優勢了，首先他可以利用大系統中的FPGA器件，不需要額外的器件成本；減小PCB板面積；其次他可以實現一些特殊的功能：比如復用64k系統的路數、多路E1的集成、環回測試的方式等；還可以快速移植，縮短開發周期，提高系統穩定性。

1E1通信系統架構

中國和歐洲采用PDH的一次群E1通信協議，該通信協議開始主要是為電話網服務，因此他的很多特點都有電話通信的特征。后來由于該協議接口的規范性，逐漸應用到越來越多的場合。

1.1 E1協議基礎

E1又稱為PDH一次群，是32個64kbit/s通過時分復用的方式得到的一次群，即將32個時隙的數據組成1個E1幀結構，線路速率為2.048Mbit/s。

E1幀結構如表1所示。

表1E1幀結構

TS0 TS1 TS2 ... TS16 TS17 ... TS31

表2TS0幀格式

Bit 1 2 3 4 5 6 7 8

復

幀 子

復

幀

Ⅰ C1 0 0 1 1 0 1 1

0 1 A1 SA4 SA5 SA6 SA7 SA8

C2 0 0 1 1 0 1 1

0 1 A1 SA4 SA5 SA6 SA7 SA8

C3 0 0 1 1 0 1 1

1 1 A1 SA4 SA5 SA6 SA7 SA8

C4 0 0 1 1 0 1 1

0 1 A1 SA4 SA5 SA6 SA7 SA8

子

復

幀

Ⅱ C1 0 0 1 1 0 1 1

1 1 A1 SA4 SA5 SA6 SA7 SA8

C2 0 0 1 1 0 1 1

1 1 A1 SA4 SA5 SA6 SA7 SA8

C3 0 0 1 1 0 1 1

E 1 A1 SA4 SA5 SA6 SA7 SA8

C4 0 0 1 1 0 1 1

E 1 A1 SA4 SA5 SA6 SA7 SA8

當E1幀結構采用PCM31/PCM31C時，TS16作為普通的數據時隙，當采用PCM30/PCM30C時，TS16作為CAS信令時隙。在所有的幀結構中TS0都是作為幀同步定位時隙。

TS0在基本幀中采用奇偶幀相區別，在復幀中采用16幀相區別（2個子復幀），TS0幀格式如表2。

TS16在CAS復幀中的幀結構由16個E1基本幀組成，如表3所示。

表3TS16幀結構

Bit 1 2 3 4 5 6 7 8

0幀 0 0 0 0 1* A2 1* 1*

1～15幀 A B C D A B C D

1.2 FPGA的E1通信架構

E1通信的FPGA架構由HDB3編解碼模塊、E1的收發模塊、控制告警模塊、SA處理模塊、鎖相環時鐘處理模塊等構成，架構如圖1所示。

圖1FPGA的E1通信架構

2E1通信系統實現

2.1 線路時鐘提取與鎖定

在E1通信中提取出線路上的時鐘的好壞關乎整個E1通信設計質量的高低。本設計采用HDB3信號的跳變沿來觸發高頻時鐘信號計數器復位的方式來得到初步的線路時鐘，然后將該時鐘通過DLL來平滑高倍時鐘顆粒帶來的時鐘抖動得到滿足E1接口抖動的高穩定時鐘。

設計實現框圖如圖2所示。

圖2接收線路時鐘處理

接收E1數據時，前期的數據時鐘恢復會直接影響到后面的接收數據的同步檢測。通常將恢復出來的時鐘對數據經行二次采樣整形，達到最可靠的數據恢復。

2.2 CRC4設計

E1復幀中的TS0有2組CRC4（C1～C4）校驗位，CRC4采用的多項式是G（X）=X4+X+1，在發送CRC4的計算中的關鍵是在計算上一個子復幀CRC4時，將CRC4的位置當作0處理，然后將計算的上一個子復幀的CRC4放到當前子復幀的CRC4位置上。

發送CRC4的設計實現框圖如圖3所示。

圖3 發送CRC4實現框圖

2.3 SA比特數據處理

Sa4～Sa8比特數據有兩種方式的應用，一種是寄存器方式的應用，另一種是數據透傳方式的應用。在寄存器方式中最快可以在2 ms內更新5個8bit的數據寄存器，這些寄存器可以設備間的讀寫控制或信令的傳遞。當每次有數據更新或可以寫入時有相應的指示信號輸出。當采用數據透傳的方式時可以有4k、8k、12k、16k、20kbit/s這5種數據速率的選擇，該通道可以作為低速數據通道使用。在兩種方式都不使用時，發送部分將發送全1，接收部分將忽略該比特位。

2.4 E1接收同步設計

E1的幀同步有2種，一種時基本幀同步，另一種是復幀同步。復幀同步是在基本幀同步的狀態下才會被檢測。基本幀同步的條件之一是偶數幀TS0出現幀同步碼：bit2-8=0011011，奇數幀TS0出現同步確認碼：bit2=1。復幀同步的同步碼是001011，它是由在奇數幀的TS0時隙的bit1組成的。

本設計中幀同步的檢測采用狀態機實現，總有4種幀狀態：幀失步（LOF_SYNC）、幀準預同步（PRE_SYNC）、幀同步（FRM_SYNC）、幀預失步（PRE_LOF）。

圖4幀同步轉移圖

2.5 TS16時隙處理

當TS16做隨路信令時采用的是表3幀格式，即第0幀是CAS的幀頭，第1到第15幀是隨路信令。在發送模塊中會將第0幀的bit1-4固定為0000作為CAS的幀頭bit6作為對告，告訴對端本端接收的CAS信號異常。幀0的TS16的其他bit作預留固定為1。第1幀的TS16被分成2個4bit，bit1-4作為TS1的隨路信令，bit5-8作為TS17的隨路信令，那么在設計時隨路信令的速率為2kbit/s。

2.6 告警管理

E1通信的告警有AIS，LOS，LOF，CRC-ERR，MF-LOF、RA等告警。RA告警是遠端有收到A1位置的告警，當本端接收到除RA外有其余告警時，會將發送幀中的A1比特位置1。對應的CAS的A2也是做類似的處理。

根據E1幀的8000 kHz幀頻計算，產生一個告警到告警消失只需要1 ms左右的時間，如CRC-ERR等。告警的上報通常采用2種方式：中斷主動上報方式和被動查詢方式。中斷主動上報告警的方式實時性好，但容易打斷網管系統；被動查詢告警的方式實時性差，但對網管系統沖擊小。本設計采用的是被動查詢告警的方式。由于1 ms這么短的時間人眼是無法捕捉的，通常將產生的告警狀態延長持續一段時間0.2 s作為當前告警狀態，然后將延長的這段時間做告警計數或性能統計，將這些告警狀態和歷史統計提供給控制模塊，最終轉交給網管接口，只要網管0.2 s內刷新告警狀態就可以做到準實時，如果做不到0.2 s內刷新也可以通過查詢歷史告警的方式查詢到前一次查詢到本次查詢這段時間內的告警。

2.7 控制接口設計

控制接口主要是提供上級網管系統和芯片內部參數設置與查詢、告警查詢之間的橋梁。

參數設置包含E1基本幀和復幀的選擇、CRC4校驗選擇、CAS復幀選擇、SA比特處理方式選擇、發送接口時鐘選擇、數據通道時隙選擇等。

告警查詢包含當前告警、歷史告警和告警性能統計。

2.8 測試接口設計

測試接口設計包含環回接口設計和內置誤碼儀設計。提供3種環回方式，HDB3解碼前雙向環回、HDB3解碼后雙向環回、E1幀解幀后雙向環回。雙向環回是指對外線路側環回，對內數據側環回。

內置誤碼儀采用國際通用的PRBS15碼型設計，多項式為G（X）=X15+X14+1，內置誤碼儀放在E1成幀的輸入端與有效數據進行二選一送入到發送鏈路中。參數的選擇與正常數據一樣。

3E1通信系統應用與測試

本設計使用模塊化封裝后在兩個項目中得到了驗證，所有測試項功能和技術指標都滿足要求。第一個項目是通信傳輸項目，設計采用16個E1的方式做數據的時隙交叉連接。測試誤碼性能是采用串接16路E1通道時鐘拉偏±50ppm測試24小時沒有出現誤碼現象，測試通過都同測試模板和滿足G.703的碼型要求。第二個項目是基站的E1接口通信，該項目主要驗證了在外部強干擾下E1通信的穩定性，經過實際的業務測試，E1通信接口是穩定可靠的。

4結束語

E1通信芯片的FPGA實現是順應通信技術的發展和市場的需求而發展起來的。本文的設計通過市場的檢驗滿足了當前對通信設備的高質量、低成本、可定制、高集成及在線升級的需求。

參考文獻

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[2]ITU-T G.704 Synchronous frame structures used at 1544，6312，2048，8448 and 44736 kbit/s hierarchicallevels.

[3]樊昌信.通信原理（第六版）[M].國防工業出版社.

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