工程設計中的典型信號完整性問題及其設計策略

童向杰,徐 錚,謝鳳玲

(中興通訊股份有限公司)

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工程設計中的典型信號完整性問題及其設計策略

童向杰*,徐 錚,謝鳳玲

(中興通訊股份有限公司)

隨著處理器能力的增強,對時鐘和數據傳輸的速率要求也隨之增強,否則處理器能力就很難得到發揮。但是如果此時在設計中不充分考慮信號完整性問題,就很可能帶來性能甚至功能實現的問題,比如,調試中系統只能最高工作到某個頻率,而這個頻率卻是低于系統最優工作頻率的,即系統只能降額工作,通常該類系統在設計中很可能遇到了信號完整性問題。針對移動終端設計中(尤其是智能移動終端)的實際案例進行分析,包括進行了必要的仿真,有效解決了項目研發過程中所遇到的由反射和串擾引起的信號完整性問題,在此基礎上,給出了工程設計中關于信號完整性設計的若干建議,作為后續相關高速信號完整性工程設計實踐的參考。

信號完整性;反射;串擾

眾所周知,智能移動終端的典型特征是具有應用處理器(Application Processor),具有非常強的數據處理能力,而且應用處理器也從單核向多核處理器方向發展,目前主流智能終端基本上是4核,而且主頻都在1 GHz以上。包括智能終端的圖像處理能力也越來越強,像素也越來越高,這樣數據量成倍增加,同時為了兼顧用戶體驗,即拍照速度要快,直接決定智能終端需要非常高的數據吞吐能力。然而,一旦數據傳輸速度上去了,非常容易帶來信號完整性問題,直接影響用戶使用,即帶來質量問題。據中國質量萬里行投訴部統計,2013年接到的主流智能移動終端投訴達到7000多件。這其中,以終端通話、信號、死機以及黑屏等質量問題尤為突出。雖然這些事件不一定全部都是由信號完整性帶來的,但是從筆者從業經驗來看,如死機、黑屏等故障,通常很可能會和信號完整性產生關系,如果設計上考慮不充分。

事實上,從工程實踐來看,信號完整性問題通常是比較難以定位的,主要原因有:(1)通常信號完整性問題表現為概率性故障,難以找到規律;(2)工程研發樣本通常比較少,難以大規模專項驗證測試;(3)如概率性死機故障,通常懷疑是軟件故障,缺乏信號完整性理念分析;(4)由于移動終端是小型化設計,信號測量比較困難,即使能夠測量,對儀器和人的能力要求比較高,即缺少必要的測試手段;(5)由于競爭的慘烈,智能終端研發和測試周期相對非常短,客觀上不允許過多的時間投入。這樣,鑒于信號完整性的重要性以及其具備相當的技術難度,進行必要的技術研討,獲得必要的信號完整性設計技巧是非常重要的,以進一步提高智能移動終端的穩定性,從而促進智能移動終端的發展!

1 基本原理

在涉及到具體信號完整性問題之前,首先有必要對信號完整性技術原理做一定的理論介紹,便于整體把握信號完整性設計或者信號完整性問題解決的技巧。

1.1 信號完整性SI(Signal Integrity)

在過去的低速時代,電平跳變時信號上升時間較長,通常幾個ns。器件間的互連線不至于影響電路的功能,沒必要關心信號完整性問題。但在今天的高速時代,智能終端AP主頻最高已達1.5 GHz、1.7 GHz且越來越高,幾乎所有設計都會遇到信號完整性問題。另外,對低功耗的追求使得內核電壓越來越低,0.9 V內核電壓已經很常見了。因此系統能容忍的噪聲余量越來越小,這也使得信號完整性問題更加突出。

廣義上講,信號完整性是指在電路設計中由互連線引起的所有問題,它主要研究互連線的電氣特性參數與數字信號的電壓電流波形相互作用后,如何影響到產品性能的問題。主要表現在對時序的影響、信號振鈴、信號反射、近端串擾、遠端串擾、開關噪聲、非單調性、地彈、電源反彈、衰減、容性負載、電磁輻射、電磁干擾等。

信號完整性問題的根源在于信號上升時間的減小。即使布線拓撲結構(拓撲:走線的方式)沒有變化,如果采用了信號上升時間很小的IC芯片,現有設計也將處于臨界狀態或者停止工作。

下面談談3種常見的信號完整性問題。

1.1.1 反射

圖1 傳輸線等效圖

在高頻時,當數字信號的邊緣速率Edge Rate(Rise and Fall Times)比PCB上的電信號的傳輸時間小的話,那么這個信號將受傳輸線效應的影響。圖1是傳輸線的一個通常的描繪方法。上邊的線是信號通路,下邊的線是電流返回路徑。Vi是最初加到線上A節點的電壓,Vs和Zs構成輸出緩沖的戴維南等效表示,通常是作為源或者驅動,其中Zs為源端阻抗,Z0為傳輸線阻抗。

當驅動器加信號到傳輸線上,信號的幅度依賴于電壓、緩沖器的源電阻和傳輸線的阻抗。驅動器上的初始電壓通過源電阻和線阻抗的分壓來控制。圖1描繪了加在長的傳輸線上的初始波形。初始的電壓Vi傳送到傳輸線上直到到達末端。Vi的幅度通過源和線阻抗的分壓來決定,如式(1)所示。

(1)

如果傳輸線的末端端接一個阻抗,而且這個阻抗與線的阻抗精確的匹配,那么幅度為Vi的信號將被端接到地,電壓Vi將仍保持在線上直到信號源轉換。在這種情況下Vi是dc穩態值。否則,如果傳輸線末端的阻抗不是線的特征阻抗,信號的一部分端接到地,信號的其余部分將被反射到傳輸線回到源。反射回的信號量通過反射系數決定,反射系數由確定的點(Junction)的反射電壓和輸入電壓的比決定。這個點定義為傳輸線上阻抗不連續。阻抗不連續可以是不同特征阻抗的傳輸線的一部分,也可以是端接電阻或者是到芯片緩沖器上的輸入阻抗。反射系數的計算如式(2)所示,其中Zt為末端阻抗,Z0為傳輸線阻抗。

(2)

等式假設信號在特征阻抗為Z0的傳輸線上傳送遇到了不連續的阻抗Zt。注意如果Z0=Zt,反射系數為0,意味著沒有反射。Z0=Zt這種情況就稱為匹配的端接;Z0≠Zt,就會產生末端反射。反射信號到達源端,若阻抗還是不連續,則會發生源端反射,乃至出現多重反射。解決辦法歸根結底,就是使信號在傳輸過程中保持阻抗一致。

圖2 信號完整性示意圖

圖2顯示了信號反射引起的波形畸變,這就是一種信號完整性問題。該波形存在幾個問題:(1)過沖(上沖和下沖)過大,可能會導致器件壽命縮短;(2)上升沿和下降沿非單調,若是時鐘信號,可能會導致同一時鐘周期進行二次采樣發生數據錯誤;(3)跨越高低電平門限,若是數據信號,剛好落在時鐘采樣沿,也可能會導致發生數據錯誤;(4)振鈴,只要不跨越高低電平門限,對信號和質量影響是最低的。

1.1.2 串擾

串擾,即能量從一條線耦合到另一條線上,當不同導線(傳輸線)產生的電磁場發生相互作用時就會產生。在數字電路系統中,串擾現象相當普遍,串擾可以發生在芯片內核、芯片的封裝、PCB板上、接插件上、以及連接線纜上。隨著系統向更小型化及更高速度方向發展,串擾對系統設計的影響也顯著加大了,設計人員必須了解串擾產生的機理以及找到更好的方法使串擾產生的負面影響最小化。

在多傳輸線的PCB系統中,大量的線與線間的耦合,會產生兩方面的有害影響。首先,串擾會改變總線中受串擾傳輸線的特性,即等價地改變了傳輸線的特性阻抗與傳輸速度,這樣就對系統的時序及信號完整性帶來了不利的影響。另外串擾會對其他的傳輸線造成噪聲,這樣更進一步地降低了信號質量以及降低了信號的噪聲余量。串擾的這些因素使系統在很大程度上取決于傳輸線間的數據切換模式、線與線的間距以及驅動器的開關速度。

互感是產生串擾的兩個機理之一。互感通過電磁場效應將電流從驅動線路感應到鄰近的“受害”線路上。當然這要發生在受害的傳輸線與驅動線路足夠近,這樣驅動線路電流產生的磁場包圍了“受害”傳輸線,從而在該傳輸線上產生了感應電流。通過磁場產生的感應電流在電路原理中是通過互感來表現的,互感L將在受害線路上疊加上一個電壓噪聲,其大小與驅動線路上驅動電流的變化成正比。由互感(Lm)產生噪聲的計算公式如式(3)所示。

(3)

因為感應噪聲與電流的變化及互感成正比,所以互感在高速數字電路設計中相當的普遍而且重要。

互容是產生串擾的另一個機理。互容可以簡單地定義為兩個電極通過電場的耦合,電場的耦合在電路原理上是用互容來表示的。互容(Cm)會對受害傳輸線產生一個感應電流,該電流正比于驅動線路上電壓的變化速度,如式(4)所示。

(4)

同樣,這個感應噪聲正比于電壓的變化速率及互容的大小,因此互容在高速數字電路設計中也變得相當重要。

由于串擾在高速及高密度的PCB設計中非常普遍,而串擾對系統的影響都是負面的,因此在系統設計中我們應該在考慮不影響系統其他性能的情況下力求串擾的最小化

信號完整性問題涉及面比較廣,這里只是簡單介紹了二種典型現象。確實,信號完整性是每個硬件工程師的必修課。接下來將重點介紹工程實踐中遇到信號完整性問題及其解決的策略。

2 硬件研發過程中典型信號完整性事件

在產品的研發過程中,經常會碰到這樣那樣的問題,有的問題是必現的(即通過一定操作方式每驗證一次,都會出現一次該故障),有的問題則是偶現(通過常規手段,若干次才會出現一次)。對于必現故障,因為容易發現和驗證,故相對而言比較好分析;而對于偶現故障,特別是幾十次上百次可能才會出現的故障,就比較難處理,因為不知道做了處理后,究竟是否把問題解決了,還是因為驗證次數不夠而導致故障未出現。

不論是必現故障,或是偶現故障,作為研發人員,都不能忽視。下面就針對研發中遇到的幾個典型信號完整性問題,來加以分析和說明。

2.1 智能終端后置攝像頭黑屏問題分析—反射的影響

2.1.1 項目調試過程中信號完整性——反射問題的提出

智能終端主板上有前置攝像頭(30W)和后置攝像頭(500W),在研發自測時,發現后置攝像頭在較高幀速下,如拍照12幀/s(PCLK67.2MHz),存在拍死的問題(必現),D1(分辨率720*480隔行掃描)預覽模式下30幀/s(PCLK56MHz),存在小概率黑屏的故障。

該故障軟件排查未果,而在同硬件平臺的其他項目主板上(區別在于其只有后置攝像頭),卻沒有爆出該故障,基本可斷定是硬件問題。

測量故障主板,上電時序和供電等均沒有發現問題;測量Camera的工作時序,數據相對于時鐘信號的建立時間余量很足,而保持時間預量不是很足,見圖3。但時序BB(基帶處理器)側和CameraIC(攝像頭驅動芯片)側均無法調整,且測量原廠DEMO板時序,保持時間也只比我們略好一點而已。雖說保持時間余量不足,但還是滿足器件時序要求的。

圖3 Camera工作時序

因為Camera在較低幀速下沒有發現問題,較高幀速下卻爆出問題,既然時序沒有發現問題,那就只能懷疑信號質量問題。因為BB側只有一個PCLK接收端,故前、后攝的PCLK均與之連接,Camera PCLK走線拓撲如圖4所示。后攝工作時其PCLK從后攝出發到BB側(走線長度32 mm),此時到前攝只是一段不想要的分叉(走線長度35 mm);前攝工作時其PCLK從前攝出發先到后攝,再到BB側,是一條菊花鏈。

圖4 Camera PCLK走線拓撲示意圖

2.1.2 信號完整性問題——反射問題的分析

Camera后攝工作時鐘,在較高幀速下,時鐘速率均在50 MHz以上,還是比較高的。會不會是上圖的時鐘分叉,導致BB接收側信號質量不佳引起的故障?可惜的是,我們單板都是盲埋孔設計,信號末端BB側無法使用示波器測量到,而在源端測試,由于信號反射、走線影響等問題,并不能真實反映BB側的信號。所以不能通過示波器測量來驗證想法,指導設計。

這樣,就考慮采用必要的仿真技術,因為沒有主板上器件模型,就便使用仿真庫自帶的一些模型進行仿真。

如圖5所示,OUT2是驅動端,IN3是后攝接收端,IN5是前攝接收端。如果接收端2個負載完全一致,則圖5的星型等長走線拓撲是可行的,70 MHz時鐘速率仿真結果如圖6所示。可以看出,圖中黑線是驅動端波形,稍微有點回溝,而接收端2個波形完全重疊,信號質量也很好。

圖5 負載一致仿真模型圖

圖6 時鐘速率70 MHz仿真結果

而我們的設計,2個負載不一致,當后攝工作時,前攝相當于一個電容(由其輸入電容決定)。如圖7所示,OUT2是驅動端,IN3是后攝接收端,前攝以6 PF電容替代,仿真結果如圖8～圖10所示,是輸入輸出信號波形的對比。可以看出,接收端隨著時鐘頻率的提高,其信號過沖和上升沿/下降沿回溝越大,已經跨越判決門限,會導致誤判。這應該就是導致較高幀速下后置攝像頭拍照死機和黑屏等故障的根本原因。

圖8 時鐘速率30 MHz仿真結果圖

圖7 負載不一致仿真模型圖

圖9 時鐘速率50 MHz仿真結果圖

圖10 時鐘速率70 MHz仿真結果圖

2.1.3 信號完整性問題——反射問題的解決

由于前后攝像頭共用一個時鐘,考慮到前攝像素低,時鐘速率低,大概走線拓撲改成菊花鏈,從后攝先到前攝,再到BB側,仿真模型如圖11所示。由仿真結果圖12可以看出,藍線波形信號上升沿/下降沿回溝已經不復存在,過沖雖說還有些,但并不會跨越判決門限導致誤判。當然,此種方法,會導致前攝到BB時鐘信號質量變差,但考慮到前攝時鐘頻率較低,應該不受影響。至此,優化設計的方案也算就此敲定。

圖12 時鐘速率70 MHz仿真結果圖

圖11 菊花鏈走線仿真示意圖

2.1.4 信號完整性問題——反射問題解決方案的實驗結果

改版對攝像頭PCLK的走線拓撲按圖11菊花鏈方式進行修改,后置攝像頭在高幀速下拍照和D1預覽模式下,經過20臺各100次壓力測試,拍死、黑屏等故障不再復現。前置攝像頭采用同樣的壓力測試方案,也沒有發現問題,這樣本信號完整性——反射問題得到圓滿解決,避免批量質量事故的發生。

2.2 智能終端攝像頭預覽花屏信號完整性問題分析—串擾的影響

另外一個智能終端在研發自測時,發現后置攝像頭在預覽情況下有較為明顯的條紋,在暗背景下會更明顯,嚴重影響用戶體驗。而在同平臺的其他項目主板上,卻沒有爆出該故障,基本可定位是硬件問題。

經過一系列排查,做了大量驗證工作,最終定位到問題所在:LCD背光電路的電感,影響到攝像頭的供電穩定,導致攝像頭預覽花屏故障的出現。

如圖13所示,高亮大焊盤處(布局在表層)為LCD背光電路的DC-DC功率電感,該路DC-DC開關頻率為1.2 MHz,2根高亮走線(布線在第2層)分別為攝像頭的核電壓和IO電壓。因為攝像頭預覽時LCD顯示常在,DC-DC開關頻率通過功率電感本體,傳導給了相鄰層的攝像頭電源,進而導致預覽花屏故障發生。

圖14 PCB改版后設計圖

圖13 PCB設計圖

將主板上該電感取下來,固定在遠端并通過飛線焊接到主板焊盤2側,即電路依然導通,只是將電感本體挪走而已。實測發現,攝像頭預覽花屏故障已不再復現,故障解決。說明定位方向正確。這樣,通過改版,將2根電源線避開電感本體,換走第3層,第2層電感下面通過地層隔離,如圖14所示。待改版的回來測試,故障亦不再復現,為了確認本方案的可靠性,同樣進行了20臺各100次的壓力測試,也沒有出現前面提到的條文故障,至此,該串擾信號完整性問題得到有效解決。

3 信號完整性-反射和串擾問題設計

如前所述,信號完整性問題從理論上來講,不像安培定律一樣,可以通過簡單公式(如U=I×R)加以計算,與之對應的工程設計實踐也是一樣,一旦遇到信號完整性問題,就比較難發現、分析、定位和修正,但是從工程設計的實際情況來看,如果設計中不高度重視信號完整性問題,有時候無論是對產品的性能還是產品的功能實現來看,甚至是致命的。因此,工程設計中需要一套信號完整性設計規則,以降低甚至避免信號完整性問題的發生可能性。

針對高速信號完整性問題—反射問題,要想在高密度的PCB設計中完全避免是不可能的,但是通過以下的設計方案可以有效降低反射問題發生的概率。

首先,在設計啟動前,必須注意以下事項:

(1)無論是硬件工程師,還是EDA(Electronic Design Automation)工程師,都需要有信號完整性設計意識,即相關工程師需要精通信號完整性原理,這樣,有助于工程設計中落實信號完整性設計理念;

(2)在PCB啟動設計前,需要硬件相關工程師識別哪些是高速信號線,包括時鐘,通常,工程設計中把超過24 MHz傳輸速率的信號線都需要按照高速信號來處理;

(3)必要仿真工具的開發,為后續PCB走線信號完整性仿真提供工具支撐;

其次,設計和調試過程中,需要落實信號完整性設計原則:

(1)合理的器件布局是設計性能保證的第1步,如何滿足高速信號線最短和等長的設計要求和有效避開諸如電感此類開關頻率較快的器件,都是在布局階段就需要考慮的;

(2)根據設計前識別的告訴信號線,需要保證傳輸線可實現性,確保合理的阻抗匹配,同時,根據信號線的傳輸速率,條件允許的,預留必要的阻抗匹配調試設計,如預留調試負載電容和匹配電阻等;

(3)PCB走線是一門學問,對于諸如電感此類開關頻率較快的器件,關鍵信號/電源走線時一定要注意避讓與其避讓,否則將可能會出現一些莫名其妙的問題,并且很難定位;

(4)對于目前智能移動終端主板時鐘設計,尤其是高頻時鐘,盡可能的使用點對點設計。如果確實無法實現的,需要提前考慮走線拓撲問題,必要時通過信號仿真進行確認,以免到開發后期才發現問題再去解決,甚至需要改版解決,影響產品上市進度;

(5)設計地平面的完整性(這里主要指信號的回流途徑),以及走線過孔選擇都是要根據高速信號線數據吞吐速率進行合理設計的;

(6)在主板調試和測試,需要針對信號完整性設計專門的測試用例和手段,便于整體評估產品是否存在由信號完整性問題所帶來的性能或者功能實現問題。

最后,掌握必要的信號完整性問題定位方法也是必不可少的,常用的方案有:

(1)開發必要的壓力測試工具,使系統工作在滿負荷的前提下,看系統運行是否可靠。一旦出現問題,進行必要的記錄,便于找到負載規律,減少人力測試投入;

(2)針對出現的故障,如果進行必要降頻壓力測試,故障消失,基本上可以定位為信號完整性問題;

(3)引入可靠性測試手段,如果在高溫等極限條件下,故障概率變高了,這類問題通常也是和信號完整性有關的,這類手段對于定位低概率或者無規律故障是否與信號完整性有關,是非常有幫助的。

同樣,在高密度的PCB設計中完全避免串擾是不可能的,以下幾點可以幫助我們減少串擾問題的發生:

(1)布線條件允許的情況下,盡量拉大傳輸線間的距離;或者應該盡可能地減少相鄰傳輸線間的平行距離(累積的平行距離),最好在不同層間走線;

(2)在獲得相同目標特征阻抗的情況下,應該將布線層與參考平面(電源平面或地平面)間的介質層盡可能的薄,這樣就加大了傳輸線與參考平面間的耦合度,減少相鄰傳輸線間的耦合;

(3)對系統中關鍵傳輸線,可以改用差分線傳輸以減少其他傳輸線對它的串擾;也可以對關鍵線的兩邊加地線保護以減少串擾;

(4)相鄰兩層的信號層(中間沒有平面層隔離)走線方向應該垂直以減少層間的串擾;

(5)在保證信號時序的情況下,盡可能選擇轉換速度低的元器件,這樣電場與磁場的變化速度慢一點,從而降低串擾;

(6)盡量少在表層走線,因為表層線的電場耦合比中間層的要強(表層線只有一個參考平面);

(7)對于系統中功率驅動模塊,設計中尤其要重視,需要合理的主板布局考慮以及必要的避讓或者屏蔽設計,否則很容易引起如本文3.2章節所提到案例問題的發生

總之,對于高速電路而言,必須高度重視信號完整性設計,它直接關系到系統運行的穩定性。鑒于信號完整性的復雜性,需要工程設計中按照一定規則進行設計,這樣將有效降低信號完整性問題的發生,從而提高產品質量和研發效率!

4 結束語

現階段,智能終端絕大部分都是采用由技術能力強的平臺廠商所提供的解決方案,并能得到其快速響應和支持。這種“交鑰匙”的整體解決方案,對終端廠商而言,存在其兩面性,好的方面,能夠加快終端產品的開發進度,以最快速度搶占市場;但也存在不利的一面,即“交鑰匙”的方式,對于終端研發人員的基本功要求,就不需要那么高了。一旦遇到比較棘手的信號完整性問題,就只能坐等平臺廠商支持解決,自己束手無策。而有些問題,甚至平臺廠商也未必能解決。

同時,發現這類故障或潛在問題卻是需要豐富經驗的,這就需要我們移動終端研發工程師修煉好扎實的基本功,并對每個平臺和項目,都要研究透徹。只有這樣,才能發現一些潛在的問題和隱患,盡早的在項目初期就能解決。否則,即使平臺廠商能幫你解決所有故障,但故障發生在量產階段或發貨階段,要么影響產品上市進度,要么影響品牌口碑,都是終端廠商不愿意看到的。

因此,筆者的主要目的,也是期望相關研發人員能夠掌握好信號完整性設計技巧,形成自己獨立的設計思維和能力。只有具備了扎實的基本功,才能設計出質量可靠的終端產品,最終贏得用戶的認可!

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童向杰(1976-),男,浙江臨安人,碩士研究生,工程師,從事電子產品研發近15年,具有豐富的電子產品及信號完整性設計從業經歷,tong.xiangjie@zte.com.cn;

徐錚(1980-),男,江蘇泰州人,碩士研究生,工程師,從事電子產品研發近10年,具有豐富的電子產品及信號完整性設計從業經歷;

謝鳳玲(1977-),女,江西贛州人,碩士研究生,工程師,從事電子產品研發近10年,具有豐富的電子產品從業經歷。

TheSolutionsofTypicalSignalIntegrityinEngineeringDesigns

TONGXiangjie*,XUZheng,XIEFengling

(ZTE Corporation)

In order to obtain better system performance,our engineering designs need to consider the problems of signal integrity,while the clock frequency and data transmission become increasingly higher. Otherwise,it is possible to bring the troubles of performance,and even the system function which can’t be realized. For example,our product could only to deviate from the work on a certain frequency that is less than system optimization. Normally,the problem of signal integrity may occur in this kind of system. Therefore,this topic focuses on the valid solutions of SI(Singnal Integrity)problems that arise from the signal reflection and crosstalk,through the analysis of the actual cases in the smart mobile terminal designs include the necessary simulations. At last,this paper provides a series of rules about the SI design which act as the reference of later engineering design of the high speed SI.

signal integrity;reflection;crosstalk

2014-02-27修改日期:2014-03-21

TN911.25

:A

:1005-9490(2014)06-1155-07

10.3969/j.issn.1005-9490.2014.06.030