一種寬帶陣列數字下變頻與均衡器一體化設計

賈可新, 柳桃榮,劉振華

(中國電子科技集團公司第三十八研究所,合肥 230088)

一種寬帶陣列數字下變頻與均衡器一體化設計

賈可新, 柳桃榮,劉振華

(中國電子科技集團公司第三十八研究所,合肥 230088)

從基本FIR均衡器的原理出發,討論了不同系統采樣率對均衡性能的影響。為適應寬帶陣列中高速信號處理的要求,討論一種經典的數字下變頻和均衡器的設計方法。該方法雖然實現簡單,但沒有充分考慮采樣率對均衡器設計的影響,需要大量的乘法資源。為了在保證均衡性能的同時降低系統對乘法資源的消耗,提出了一種數字下變頻與均衡器的一體化設計方法。與傳統方法相比,所提方法在陣列通道個數較大時能明顯降低對乘法資源的損耗。通過仿真和實測數據分析,驗證了所提方法的正確性。

FIR均衡器；數字下變頻；寬帶數字陣列

0 引 言

隨著雷達、通信、對抗等領域對寬帶系統的需求不斷增加,寬帶數字陣列處理技術被廣泛應用。寬帶數字陣列接收和發射都采用數字波束形成技術,控制波束的加權都是在基帶實現的,這就要求信號在各通道內傳輸是無失真的,即各陣元通道的頻率特性是一致的。然而實際系統中,由于諸如頻率源、功放、混頻器、濾波器和A/D變換器等模擬器件的存在,不可避免地引入寬帶幅相誤差。實際寬帶系統由于時間、溫度和環境改變以及器件老化也會引起通道間不同頻點處幅相誤差的變化。這種通道之間各頻點處幅相不一致性(通道失配)將嚴重影響數字波束形成的性能[1-2]。

對于寬帶數字陣列系統,為了補償通道間頻率響應的失配,可在每個通道中串聯一個數字FIR均衡濾波器,使得所有通道的頻率響應一致[3-4]。在實際系統中,為降低實現復雜度,傳統設計方法通常將數字FIR均衡器串聯到寬帶數字下變頻器之后。當系統輸入信號采樣率超過FPGA正常工作所允許的最高時鐘頻率時,數字FIR均衡濾波器通常采用多相濾波的思想在FPGA中實現。這種設計方法并沒有考慮到采樣率對均衡性能的影響,當陣列接收或發射通道個數較大時將消耗大量的乘法資源。

為了在保證均衡性能的同時降低系統對乘法資源的損耗,本文在討論FIR濾波器的基本原理基礎之上充分考慮采樣率對均衡性能的影響,提出了一種數字下變頻與FIR均衡器一體化設計方法。與傳統方法相比,所提出的方法能夠在保證均衡性能的同時明顯地降低乘法資源的消耗。仿真數據分析驗證了所提方法的正確性。

1 FIR均衡器的基本原理

假定寬帶數字陣列系統中共有 個接收通道,如圖1所示。在通道均衡時,校正源產生覆蓋整個通帶的寬帶信號,經數字上變頻(DUC)和D/A變換、射頻前端后,從天線和接收射頻前端之間同時耦合到各接收通道。均衡系數計算單元利用接收到的校正數據計算均衡系數,并將其加載到均衡器中。

圖1 寬帶數字陣列的通道均衡示意圖

均衡系數的計算方法如下[5]：

以通道1作為參考通道,其接收到寬帶信號的頻率響應為Gref(ω),其余通道接收到數據的頻率響應為Gi(ω),i=2,…,M。為了保證通道間頻率特性一致性,在通道中插入N階FIR均衡濾波器,其頻率響應為Hi(ω),i=2,…,M。設FIR均衡器的抽頭延時為△,則有

由于存在測量誤差、計算誤差以及不可避免的噪聲,所以采用最小二乘擬合法來逼近H(ω),使得最佳權矢量滿足如下方程：

其中,W為加權對角矩陣,b為列矢量,即

A為DFT頻率因子陣,即

其中,K>N為FFT點數。A為列滿秩矩陣,故濾波器系數的最小二乘解為

根據奈奎斯特抽樣定理,令B為待均衡帶寬,△=1/fD為DDC輸出采樣率fD的倒數,則帶寬時間乘積B△<1。由文獻[6]可知,帶寬時間乘積B△的取值大小對均衡器的性能(以剩余幅度失配和剩余相位失配作為衡量指標)影響很大。對于給定的均衡階數N,當B△由0增大到1時,剩余幅度失配和剩余相位失配都是先逐漸減小,經過一個最小值(即為最佳值)后再逐漸增大,B△的選擇有一個最佳范圍,在0.35～0.65之間。

2 DDC與均衡器的傳統設計

在寬帶數字陣列系統中,按照傳統的模塊化設計思想,信號處理流程如圖2所示。經A/D采集后,任何一路接收信號si(n)都須通過數字下變頻,均衡濾波器模塊,將寬帶信號變換到基帶,并補償通道間的幅頻和相頻響應誤差,為后續的波束形成和其他信號處理操作作準備。為討論方便,這里假設寬帶系統的采樣率等于1 GHz,系統處理帶寬為400 MHz,數字下變頻輸出采樣率為500 MHz。

圖2 DDC與通道均衡器的傳統處理流程圖

數字下變頻模塊主要包括正交混頻器、數字控制振蕩器(NCO)和低通濾波器。在寬帶系統中,為降低乘法資源使用量,通常選擇A/D的采樣率fs和NCO的載波頻率f0滿足[7]：f0=3fs/4或f0=fs/4,此時NCO輸出正弦和余弦信號是由1、0、-1、0交替數據組成的信號,這將使得正交混頻的實現不需要乘法器。設低通濾波器的階數為N,均衡濾波器的階數為Ne,則低通濾波器每秒鐘要實現500 M×2×N個實數乘法操作。均衡濾波器的系數為復數,每秒鐘需實現500 M×Ne×4個實數乘法操作。

若存在M個接收通道,則低通濾波器每秒鐘要實現500 M×2×N×M個實數乘法操作,均衡濾波器每秒鐘要實現500 M×Ne×4×M個實數乘法操作。若在實際實現中,采用多相濾波器實現結構,FPGA中乘法器的工作時鐘為250 MHz,低通濾波器與2倍抽取采用多相濾波結構實現,則低通濾波器每秒鐘實際要實現250 M×2×N×M個實數乘法操作。均衡濾波器每秒鐘要實現250 M×Ne×4×M×2個實數乘法操作。

3 DDC與均衡器的一體化設計

為完成數字下變頻和通道均衡,傳統的模塊化設計思想會消耗過多的FPGA乘法資源,且未考慮采樣率對通道均衡性能的影響。故本節考慮將數字下變頻與均衡器進行一體化設計,在保證均衡器性能的同時降低FPGA資源的使用率。

為了在節省FPGA資源的同時提高均衡器的性能,將均衡濾波器前置于兩倍抽取因子之間,如圖3所示。在圖2中均衡器位于抽取之后,其帶寬時間乘積為0.8,而圖3中均衡器前置,使得時間帶寬積減小至0.4。由文獻[6]可知,當均衡器階數相等時,圖3所示的均衡器具有更佳的均衡性能。

圖3 數字下變頻和均衡器一體化處理流程圖

綜合以上討論,傳統設計方法與一體化設計方法所使用的乘法資源個數之比為

4 性能分析

4.1 乘法資源分析

對于傳統設計方法,當N=48、Ne=40時,每秒鐘乘法操作個數隨通道數M的變化曲線如圖4所示。隨著通道個數的增加,均衡器消耗的乘法資源明顯高于低通濾波器。

圖4 不同通道下低通濾波器和均衡

4.2 均衡性能驗證

實驗一: 考慮兩個接收通道,第一個通道作為參考。均衡前,第二通道的幅頻響應和群遲延如圖6所示。

令時間帶寬積分別為0.4和0.8,均衡器階數在36～72之間變化。經500次仿真實驗,均衡后的剩余幅度失配誤差和相位失配誤差如圖7所示。由圖7可知,當均衡器階數相同時,本文所提的一體化設計方法具有更佳的均衡性能。

圖5 兩種設計方法的濾波器乘法運算次數對比圖

實驗二：實測數據包括4個接收通道,時間帶寬積等于0.4,以第一個通道作為參考。均衡前,其他通道相對于參考通道的幅頻響應和相頻響應如圖8所示。

當均衡濾波器階數為32時,幅度失配誤差的均值非常接近于零,標準差最大為0.3632 dB。相位失配誤差的均值非常接近于零,標準差最大為2.3399°。所有通道均衡后的幅頻響應和相頻響應如圖9所示。由圖9可知,本文所提方法具有較好的均衡性能。

5 結束語

本文首先討論了寬帶陣列系統中一種經典的數字下變頻和均衡器的設計方法。該方法相對簡單,便于實現,但當陣列收發通道個數較大時需要大量的乘法資源。為了降低系統對乘法資源的需求,保證均衡器性能,考慮采樣率對均衡性能的影響,提出了一種數字下變頻和均衡器一體化設計方法。在性能分析中,比較了本文討論的兩種設計方法的乘法資源消耗情況。分析結果表明,本文提出的方法能明顯地降低對乘法資源的損耗。最后通過仿真和實測數據分析,驗證了所提方法的正確性。

(a) 幅頻響應 (b) 群遲延

(a) 剩余幅度失配誤差 (b) 剩余相位失配誤差

(a) 幅頻響應 (b) 相頻響應

(a) 幅頻響應 (b) 相頻響應

[1] 張林讓, 保錚, 張玉洪.通道響應失配對DBF天線旁瓣電平的影響[J]. 電子科學學刊, 1995, 17(3): 268-275.

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[3] 吳洹, 張玉洪, 吳順君. 用于陣列處理的自適應均衡器的研究[J]. 現代雷達, 1994, 16(1):49-56.

[4] 龔耀寰.自適應濾波-時域自適應濾波和智能天線[M]. 2版. 北京:電子工業出版社, 2003:308-333.

[5] 賈可新,柳桃榮,劉振華. 一種寬帶陣列通道均衡器設計[J]. 航天電子對抗, 2013, 29(16):62-64.

[6] 王永良, 丁前軍,李榮鋒. 自適應陣列處理[M].北京:清華大學出版社, 2009:299-328.

[7] 楊小牛, 樓才義,徐建良. 軟件無線電原理與應用[M].北京:電子工業出版社, 2001:8-57.

An integrative design of wideband array DDC and equalizer

JIA Ke-xin, LIU Tao-rong, LIU Zhen-hua

(No.38 Research Institute of CETC, Hefei 230088)

Based on the basic principle of the FIR equalizer, the effects of the sampling rates of different systems on the performances of the equalizers are discussed. To meet the demands of high-speed signal processing in the wideband array, a classical method of the digital down converters (DDCs) and the equalizers is designed and discussed. This method can be easily implemented, but it does not take the effects of the sampling rates on the equalizers into full consideration and needs many multipliers. To reduce the loss of the multipliers and ensure the performances of the equalizers, an integrative method of the DDCs and the equalizers is proposed. Compared with the conventional methods, the proposed method can obviously reduce the loss of the multipliers in the case of numerous array channels. The validity of the method is verified through the simulation and data analysis.

FIR equalizer; digital down converter; wideband digital array

2014-08-29

賈可新(1982-)，男，工程師，博士，研究方向：雷達和對抗領域信號處理；柳桃榮(1968-)，女，高級工程師，研究方向：雷達和對抗領域信號處理；劉振華(1983-)，男，工程師，博士，研究方向：無線通信系統。

TN957.51

A

1009-0401(2014)04-0031-05