基于ADSP?BF561的視頻采集與顯示系統設計與開發

王曉衛+樊海榮+李明哲

摘 要： 針對BF561視頻處理系統中視頻實時采集和顯示這一基礎問題，從軟硬件兩個方面對以ADSP?BF561為核心的視頻處理系統中的采集和輸出模塊的設計和開發方法進行描述。該設計方案在分析系統硬件結構和所采集的視頻信號格式的基礎上，通過對視頻輸入/輸出工作流程以及BF561片上外設資源的合理安排和配置，保證視頻傳輸的連續性，實現了視頻圖像的實時采集和顯示，為視頻處理系統的工作奠定了基礎。

關鍵詞： BF561芯片； 視頻采集； 視頻顯示； 并行通信接口； 直接存儲器存取

中圖分類號： TN919?34； TP391 文獻標識碼： A 文章編號： 1004?373X（2014）18?0015?04

Design and development of real?time video acquisition and display system

based on ADSP?BF561

WANG Xiao?wei1， FAN Hai?rong2， LI Ming?zhe1

（1. Department of Avionics and Arms Engineering， Army Aviation Institute， Beijing 101123， China；

2. Training Department， Army Aviation Institute， Beijing 101123， China）

Abstract： Tin order to realize the real?time video acquisition and display in the BF561video processing system， the design and developing method of the acquisition and output modules in the video processing system based on ADSP?BF561 are described in the aspects of hardware and software. According to the analysis of the system hardware architecture and video signal format， the design scheme ensured the continuity of video transmission， realized the real?time acquisition and display of video images， and laid out a foundation for the development of video processing system through the reasonable arrangement and configuration of video input/output working flow management and the peripheral resource on BF 561.

Keywords： ADSP?BF561； video acquisition； video display； parallel communication interface； direct memory access

0 引 言

ADSP?BF561處理器是美國模擬器件公司推出的針對多媒體和通信應用方面的一款高性能產品，擁有2個運算速度達600 MHz的DSP內核，具有豐富的外設接口，且內部集成有兩個并行外部接口（Parallel Peripheral Interface，PPI），為同時進行圖像采集、處理和顯示提供了一個系統級片上解決方案[1?2]。

本文針對BF561視頻處理系統中視頻實時采集和顯示這一基礎問題，從軟硬件兩個方面提出了設計解決方案。該方案在充分利用ADSP?BF561片上豐富外設接口的基礎上，通過對PPI和DMA控制器以及SDRAM的合理配置，有效解決了高速外設數據塊的連續傳輸和處理問題，保證視頻傳輸的連續性，實現了整個系統實時采集和顯示。

1系統硬件設計方案

整個視頻采集顯示系統的核心是基于ADSP?BF561的嵌入式硬件平臺，圖1為整個硬件平臺的系統框圖。系統由Analog Device公司的ADSP?BF561、視頻解碼芯片ADV7181B、視頻編碼芯片ADV7171芯片、CCD攝像頭以及顯示器組成。CCD攝像頭獲取的是模擬視頻信號，其必須通過電視解碼和A/D變換后才能進入DSP處理系統。ADV7181B是一款綜合視頻解碼器，它能夠自動將一種兼容國際標準NTSC或PAL的模擬視頻基帶信號轉換為另一種兼容16位/8位CCIR601/CCIR656的YCrCb型4∶2∶2或4∶1∶1數字視頻信號[3?5]。其靈活的數字式輸出接口能夠在基于緩沖器結構和行鎖時鐘的系統中完成視頻解碼和轉換功能。另一方面，ADSP?BF561提供了兩個可直接與并行A/D和D/A轉換器、符合ITU656標準的視頻編碼和解碼器以及其他通用外設連接的多功能并行接口（PPI）。在ITU?656模式下，PPI提供8或10位視頻數據的接收和解析。因本系統將ADSP?BF561提供的兩個多功能并行接口PPI0和PPI1分別直接與視頻編解碼芯片相連，其中由視頻輸入設備CCD攝像頭采集的圖像經ADV7181B解碼后和ADSP?BF5611的PPI0連接，PPI1通過ADV7171編碼后由視頻輸出設備顯示器顯示。

圖1 基于BF561的視頻處理系統功能框圖

2 系統軟件設計方案

BF561擁有兩個運算速度高達600 MHz的DSP內核，每個內核都各自擁有獨立的乘法器和ALU，專門的視頻處理硬件單元和視頻處理指令。為了節約內核開銷，方便后期在空閑的內核進行相關的視頻處理工作，方案中將視頻的采集和輸出工作都集中由CoreB來實現，CoreA暫不處理具體工作。

嵌入式視頻系統集成有視頻采集、處理（根據系統的要求處理方法各異）及顯示功能，而其中視頻的采集及顯示功能是保證系統正常工作的關鍵性基礎性問題之一。本文將重點對這一問題的關鍵技術要點進行討論，以期在保證所采集到的各幀視頻數據完整、正確的前提下，實現顯示畫面的連續性，并盡量降低丟幀率以增強其后處理的精確度。

2.1 視頻采集方案

基于BF561的視頻系統采集過程如下：CCD攝像頭每采集一幀模擬視頻數據（PAL制）通過同軸電纜接入到視頻解碼器ADV7181B內部，經過A/D采樣視頻解碼，輸出ITU?656格式的視頻信號，最后通過PPI0口，傳給BF561，在該過程中所要解決的關鍵問題如下：

（1） 視頻數據存儲位置的設定。由于ITU?656格式PAL制式的圖像大小為1 728×625 ≈1 080 000 B，約為1 055 KB，而BF561的片內存儲空間最大為132 KB，因此BF561的片內存儲器無法完整存放1幀數據。本方案中擴展了一個大小為64 MB外部存儲器SDRAM。

（2） 視頻數據傳輸方式的選擇。PPI接口專為高速設備優化設計，其不支持直接讀/寫端口，因此方案中使用PPI端口所具有的DMA傳輸能力，將數據由并行串口PPI0通過DMA搬移傳送至預先在片外SDRAM中開辟的一幀大的固定數據存儲區中，最大限度地減少DSP內核開銷完成數據的傳輸。

（3） 相關寄存器的配置。PPI0和DMA控制器的配合使用實現了視頻數據的實時采集，為保證傳輸的正確性，必須合理設置相關寄存器。

對PPI編程需要設置的寄存器有PPI控制寄存器（PPIx_CONTROL）、PPI狀態寄存器（PPIx_STATUS）、延時數量寄存器（PPIx_DELAY）、傳輸計數寄存器（PPIx_COUNT）和每幀線路寄存器（PPIx_FRAME）。其中延時數量寄存器和傳輸計數寄存器只在GP模式下有效[6?8]，而本方案采用的是ITU?656格式的輸入輸出模式，因此只需對PPI控制寄存器和每幀線路寄存器進行配置即可。字母“x”表示所使用的PPI通道，其值可以為0或1，在視頻采集時其值為0，輸出時其值為1。

基于DMA的視頻傳輸方式可以在CPU運行指令的同時從外部存儲器或設備中存取數據，也可以在CPU不參與的情況下，由DMA控制器直接進行數據傳輸，有效降低傳輸對系統實時性的影響。Blackfin561處理器的DMA控制器同時支持1D和2DDMA傳輸，使用該方式時，主要設置的寄存器有DMA控制寄存器（DMAx_y_CONFIG），開始地址寄存器（DMAx_y_

START_ADDR），X數目寄存器（DMAx_y_X_COUNT）、Y數目寄存器（DMAx_y_Y _COUNT）、X增量寄存器（DMAx_y_X_MODIFY）、Y增量寄存器（DMAx_y_Y_

MODIFY）、中斷狀態寄存器（DMAx_y_IRQ_STATUS）、外設映射寄存器（DMAx_y_PERIPHERAL_MAP）、描述符寄存器（DMAx_y_ NEXT_DESC_PTR）。在DMAx_y中，字母“x”表示所使用的DMA控制器其值可以為1或2。DMA1或DMA2控制器都可以實施具體的獨立于處理器活動的數據傳輸，每個控制器都有12個外設DMA通道和4個存儲器DMA通道，但連接到DMA1控制器上的外設支持32?bit數據傳輸，而連接到控制器上的外設僅支持16?bit的數據傳輸。為提高數據傳輸速度，本方案使用DMA1控制器，即字母“x”的取值設為1。字母“y”表示一個特定的有DMA能力的外設，這些外設有PPI0，PPI1，SPORT0，SPORT1，UART等，本方案使用到的有PPI0和PPI1。視頻數據采集時，由于使用的是通道PPI0，因此字母“y”的取值為0，而輸出時，使用的是通道PPI1，因此字母“y”的取值為1。

ADSP?BF561 DMA控制器支持典型DMA操作包括：Stop Mode，單一的、傳輸完成時停止的線性緩沖區；Autobuffer Mode，自動刷新循環緩沖區，當全部或部分緩沖區滿時中斷；Descrptor Array Mode，一維或二維DMA，使用描述子數組；Descrptor List Mode，二維DMA，使用一個描述子陣列，僅指定公共頁內的基DMA地址[4]。為保證連續采集不斷幀，解決傳統的采集一幀顯示一幀的模式出現的閃屏情況，本設計中使用基于描述符的DMA傳輸方式，并將最后一個指向首塊的頭地址，即第第四種方式。基于描述符的DMA傳輸需要用存放在存儲器內的一組參數來初始化一個DMA序列。這種傳輸允許多個DMA系列鏈接在一起。在基于描述符的DMA操作中，一個DMA通道可以通過編程自動建立起來，并可在當前序列完成后開始另一個DMA傳輸。鑒于對視頻數據傳輸大小和方向的靈活性的要求，本方案使用基于descriptor DMA 模式進行傳輸。

本系統在采集顯示時，一方面DMA會向SDRAM寫入視頻數據，另一方面，DMA又會不斷的讀取SDRAM中顯示區域的內容，很明顯在進行大量寫操作的時候將會造成嚴重的SDRAM的讀/寫沖突，進而會影響DMA的傳輸，造成顯示出錯。為避免這種現象的出現，本方案在SDRAM的3個不同bank上開辟了3個存儲空間，分別為sFrame0，sFrame1和 sFrame2。使用3個頭尾相連的描述鏈表控制PPI_DMA依次傳輸數據到3個緩沖區中，然后利用系統提供的中斷機制，由DMA狀態為觸發中斷，使得DMA每讀完或傳送完一幀數據后便可以產生一個相應的中斷，并在中斷服務程序內將采集的幀數加1。這種3級緩沖操作的最大特點是通過對當前輸入視頻SDRM和輸出視頻SDRAM的相互配合，將采集到的視頻流沒有停頓的送到了顯示的PPI_DMA 端，滿足了對視頻流進行流水線式處理的需要。系統運行的時序如圖2所示。

圖2 系統處理的時序圖

PPI0每采集1幀數據中斷1次，在中斷服務程序中對當前采集的視頻圖像存放位置進行標記，以便對CoreA對其進行實時處理。

2.2 視頻輸出設計方案

為保證視頻輸出時所采集到的視頻數據的完整性，輸出DMA擬采用stop模式。但考慮在stop模式下，需要重新進行DMA、PPI的初始化等工作，而系統對實時性的要求又比較高，因此輸出時同樣采用描述子方式，與輸入描述子長度為4相比，輸出描述子的長度變為9。輸出描述子的9個變量定義如下：從低到高分別表示為下一個描述符指針寄存器地址的高16位（NDPL），下一個描述符指針寄存器地址的高16位（NDPH），輸出地址的低16位（SAL），輸出地址的高16位（SAH），配置寄存器（DMACFG）、X_COUNT寄存器的數值（XCNT）、Y _COUNT寄存器的數值（YCNT）、Y_MODIFY寄存器的數值（YMOD）[9?10]。本方案中取值分別為0，0，0，0，0x7915，864，2，625，2。每采集完一幀圖像后即視頻采集的中斷后，手動改變輸出視頻的地址，即通過改變輸出描述子的第2，3位的標志量SAL， SAH即可。

2.3 視頻輸入/輸出整體設計方案

視頻輸入/輸出整體設計方案見圖3。

圖3 coreB的工作流程圖

本方案可以分為以下4個步驟：

（1） 視頻輸入/輸出參數初始化及啟動。首先對視頻編解碼芯片ADV7171，ADV7181B進行初始化，以及視頻采集、輸出相關參數進行設定，然后啟動ADV7181B，ADV7171進行視頻的輸入和輸出。

（2） 視頻采集。視頻存儲區域為在SDRAM中開辟的3個緩沖區域，當采集完1幀圖像后，根據幀序列號，自動存入將其存入相應的存儲區域。

（3） 視頻輸出。采集并存入1幀圖像在相應SDRAM區后，改變ADV7171的圖像輸出地址，顯示采集的圖像。

（4） 退出視頻輸入/輸出模塊。程序接收到“停止”指令，退出。

3 實驗結果與分析

圖像采集/顯示模塊部分主要用于實時采集CCD捕獲的視頻，將之放置在相應的SDRAM區域中，最后再將其顯示出來。該模塊是視頻處理模塊的基礎，其測試可以分為圖像采集和圖像顯示兩個部分來做測試。

3.1 圖像采集功能的測試

主要用來驗證系統采集圖像通路的正確性，所開發的嵌入式視頻系統將采集的圖像分別放置在sFrame0， sFrame1和 sFrame2所命名的SDRAM區域中。對實驗室中的場景進行采集測試，各存儲區域的存儲圖像如圖4 （a）～（c）所示。從圖中可以看出系統能很好的實現圖像的采集功能，并按照ITU?656的PAL制式，分為上下兩場存儲在相應的存儲區域中。三個首尾相連的環形存儲圖像方式有效防止了后續視頻處理模塊在進行視頻處理時漏幀情況的發生。

3.2 圖像顯示功能的測試

為實時的查看跟蹤效果，圖像必須能夠實時地輸出出來，對輸出通路進行測試，結果如圖4（d）所示。從圖中看出所開發的嵌入式視頻系統能夠將實時采集到圖像在監視器中顯示出來。

4 結 論

本文設計了基于ADSP?BF561的嵌入式視頻處理系統的視頻采集和顯示方案，該方案以ADSP?BF561為核心，在充分使用BF561片上豐富外設接口的同時，通過對視頻輸入/輸出DMA工作方式的合理配置，實現了視頻圖像的實時采集和顯示，為視頻處理系統的工作奠定了基礎。

圖4 采集和顯示的實驗結果

參考文獻

[1] 張彬，胡棟.基于ADSP?BF561的實時視頻采集方案的實現[J].電視技術，2009，33（12）：28?31.

[2] 劉峰.視頻圖像編碼技術及國際標準[M].北京：北京郵電大學出版社，2005.

[3] 陳峰.Blackfin 系列DSP 原理與系統設計[M].北京：電子工業出版社，2004.

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[6] Analog Devices Inc. ADSP?BF561 Blackfin processor hardware reference， rev 3.0 [EB/OL]. [2012?12?20]. http：//www.bdtic.com/DownLoad.

[7] Analog Devices Inc. Video framework consideration for image processing on Blackfin processors （EE?276） [EB/OL]. [ 2010?10?22]. http：//www.wenku.baidu.com/link.

[8] Analog Devices Inc. Visual Dsp++5.0 device drivers and system services manual for Blackfin processors， revision 3.0 [EB/OL]. [2011?08?30]. http： www.txt.wenku.baidu.com.

[9] 吳敏淵.ADSP系列數字信號處理器原理[M].北京：電子工業出版社，2002.

[10] 曹小秋.ADI Blackfin系列DSP處理器實驗指導書[M].北京：電子工業出版社，2008.

圖2 系統處理的時序圖

PPI0每采集1幀數據中斷1次，在中斷服務程序中對當前采集的視頻圖像存放位置進行標記，以便對CoreA對其進行實時處理。

2.2 視頻輸出設計方案

為保證視頻輸出時所采集到的視頻數據的完整性，輸出DMA擬采用stop模式。但考慮在stop模式下，需要重新進行DMA、PPI的初始化等工作，而系統對實時性的要求又比較高，因此輸出時同樣采用描述子方式，與輸入描述子長度為4相比，輸出描述子的長度變為9。輸出描述子的9個變量定義如下：從低到高分別表示為下一個描述符指針寄存器地址的高16位（NDPL），下一個描述符指針寄存器地址的高16位（NDPH），輸出地址的低16位（SAL），輸出地址的高16位（SAH），配置寄存器（DMACFG）、X_COUNT寄存器的數值（XCNT）、Y _COUNT寄存器的數值（YCNT）、Y_MODIFY寄存器的數值（YMOD）[9?10]。本方案中取值分別為0，0，0，0，0x7915，864，2，625，2。每采集完一幀圖像后即視頻采集的中斷后，手動改變輸出視頻的地址，即通過改變輸出描述子的第2，3位的標志量SAL， SAH即可。

2.3 視頻輸入/輸出整體設計方案

視頻輸入/輸出整體設計方案見圖3。

圖3 coreB的工作流程圖

本方案可以分為以下4個步驟：

（1） 視頻輸入/輸出參數初始化及啟動。首先對視頻編解碼芯片ADV7171，ADV7181B進行初始化，以及視頻采集、輸出相關參數進行設定，然后啟動ADV7181B，ADV7171進行視頻的輸入和輸出。

（2） 視頻采集。視頻存儲區域為在SDRAM中開辟的3個緩沖區域，當采集完1幀圖像后，根據幀序列號，自動存入將其存入相應的存儲區域。

（3） 視頻輸出。采集并存入1幀圖像在相應SDRAM區后，改變ADV7171的圖像輸出地址，顯示采集的圖像。

（4） 退出視頻輸入/輸出模塊。程序接收到“停止”指令，退出。

3 實驗結果與分析

圖像采集/顯示模塊部分主要用于實時采集CCD捕獲的視頻，將之放置在相應的SDRAM區域中，最后再將其顯示出來。該模塊是視頻處理模塊的基礎，其測試可以分為圖像采集和圖像顯示兩個部分來做測試。

3.1 圖像采集功能的測試

主要用來驗證系統采集圖像通路的正確性，所開發的嵌入式視頻系統將采集的圖像分別放置在sFrame0， sFrame1和 sFrame2所命名的SDRAM區域中。對實驗室中的場景進行采集測試，各存儲區域的存儲圖像如圖4 （a）～（c）所示。從圖中可以看出系統能很好的實現圖像的采集功能，并按照ITU?656的PAL制式，分為上下兩場存儲在相應的存儲區域中。三個首尾相連的環形存儲圖像方式有效防止了后續視頻處理模塊在進行視頻處理時漏幀情況的發生。

3.2 圖像顯示功能的測試

為實時的查看跟蹤效果，圖像必須能夠實時地輸出出來，對輸出通路進行測試，結果如圖4（d）所示。從圖中看出所開發的嵌入式視頻系統能夠將實時采集到圖像在監視器中顯示出來。

4 結 論

本文設計了基于ADSP?BF561的嵌入式視頻處理系統的視頻采集和顯示方案，該方案以ADSP?BF561為核心，在充分使用BF561片上豐富外設接口的同時，通過對視頻輸入/輸出DMA工作方式的合理配置，實現了視頻圖像的實時采集和顯示，為視頻處理系統的工作奠定了基礎。

圖4 采集和顯示的實驗結果

參考文獻

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[10] 曹小秋.ADI Blackfin系列DSP處理器實驗指導書[M].北京：電子工業出版社，2008.

圖2 系統處理的時序圖

PPI0每采集1幀數據中斷1次，在中斷服務程序中對當前采集的視頻圖像存放位置進行標記，以便對CoreA對其進行實時處理。

2.2 視頻輸出設計方案

為保證視頻輸出時所采集到的視頻數據的完整性，輸出DMA擬采用stop模式。但考慮在stop模式下，需要重新進行DMA、PPI的初始化等工作，而系統對實時性的要求又比較高，因此輸出時同樣采用描述子方式，與輸入描述子長度為4相比，輸出描述子的長度變為9。輸出描述子的9個變量定義如下：從低到高分別表示為下一個描述符指針寄存器地址的高16位（NDPL），下一個描述符指針寄存器地址的高16位（NDPH），輸出地址的低16位（SAL），輸出地址的高16位（SAH），配置寄存器（DMACFG）、X_COUNT寄存器的數值（XCNT）、Y _COUNT寄存器的數值（YCNT）、Y_MODIFY寄存器的數值（YMOD）[9?10]。本方案中取值分別為0，0，0，0，0x7915，864，2，625，2。每采集完一幀圖像后即視頻采集的中斷后，手動改變輸出視頻的地址，即通過改變輸出描述子的第2，3位的標志量SAL， SAH即可。

2.3 視頻輸入/輸出整體設計方案

視頻輸入/輸出整體設計方案見圖3。

圖3 coreB的工作流程圖

本方案可以分為以下4個步驟：

（1） 視頻輸入/輸出參數初始化及啟動。首先對視頻編解碼芯片ADV7171，ADV7181B進行初始化，以及視頻采集、輸出相關參數進行設定，然后啟動ADV7181B，ADV7171進行視頻的輸入和輸出。

（2） 視頻采集。視頻存儲區域為在SDRAM中開辟的3個緩沖區域，當采集完1幀圖像后，根據幀序列號，自動存入將其存入相應的存儲區域。

（3） 視頻輸出。采集并存入1幀圖像在相應SDRAM區后，改變ADV7171的圖像輸出地址，顯示采集的圖像。

（4） 退出視頻輸入/輸出模塊。程序接收到“停止”指令，退出。

3 實驗結果與分析

圖像采集/顯示模塊部分主要用于實時采集CCD捕獲的視頻，將之放置在相應的SDRAM區域中，最后再將其顯示出來。該模塊是視頻處理模塊的基礎，其測試可以分為圖像采集和圖像顯示兩個部分來做測試。

3.1 圖像采集功能的測試

主要用來驗證系統采集圖像通路的正確性，所開發的嵌入式視頻系統將采集的圖像分別放置在sFrame0， sFrame1和 sFrame2所命名的SDRAM區域中。對實驗室中的場景進行采集測試，各存儲區域的存儲圖像如圖4 （a）～（c）所示。從圖中可以看出系統能很好的實現圖像的采集功能，并按照ITU?656的PAL制式，分為上下兩場存儲在相應的存儲區域中。三個首尾相連的環形存儲圖像方式有效防止了后續視頻處理模塊在進行視頻處理時漏幀情況的發生。

3.2 圖像顯示功能的測試

為實時的查看跟蹤效果，圖像必須能夠實時地輸出出來，對輸出通路進行測試，結果如圖4（d）所示。從圖中看出所開發的嵌入式視頻系統能夠將實時采集到圖像在監視器中顯示出來。

4 結 論

本文設計了基于ADSP?BF561的嵌入式視頻處理系統的視頻采集和顯示方案，該方案以ADSP?BF561為核心，在充分使用BF561片上豐富外設接口的同時，通過對視頻輸入/輸出DMA工作方式的合理配置，實現了視頻圖像的實時采集和顯示，為視頻處理系統的工作奠定了基礎。

圖4 采集和顯示的實驗結果

參考文獻

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[10] 曹小秋.ADI Blackfin系列DSP處理器實驗指導書[M].北京：電子工業出版社，2008.