數字解調器設計與實現

摘 要：針對通信系統中解調電路體積大、結構復雜、抗干擾能力差等缺點，通過深入研究數字解調原理，設計并實現了基于FPGA的QPSK全數字中頻解調器。該系統采用數字Costas環來完成載波同步電路設計，同時采用基于Gardner算法的位同步環路完成符號抽樣判決處理，并利用Modelsim和Matlab等軟件對各個關鍵技術模塊進行了仿真驗證，最后通過在線調試得到測試結果。測試結果表明，該數字解調系統具有較高的數據傳輸速率、較低的誤碼率以及較大的載波同步及位同步捕獲帶寬。

關鍵詞：數字解調器；FPGA；載波同步；位同步

中圖分類號：TN927+.21文獻標識碼：A文章編號：2095-1302（2014）07-0039-04

0引言

在傳統的通信技術中，中頻解調單元均采用模擬方法進行處理，即采用模擬濾波器、混頻器、乘法器和壓控振蕩器等模擬器件進行電路實現，從而導致所設計通信電路結構復雜、體積大。另外模擬器件功耗和內部噪聲都比較大，且抗干擾能力差，易受外界環境影響，不能保證長時間穩定可靠地工作。因此，這種傳統的中頻解調電路不能實現對數字信號的最佳接收。

相對于模擬電路，數字電路具有傳輸速度快、傳輸距離遠、抗干擾能力強、傳輸誤碼率低等優勢。通信技術正向著模擬到數字化的方向快速發展，基于數字信號處理與高速數字電路開發技術的數字化通信技術正成為現代通信的中堅力量。

隨著超大規模集成電路的發展以及半導體工藝的進步，通信技術中解調算法的數字化實現已經成為現代測控通信技術的發展趨勢。QPSK解調方式由于具有包絡恒定、解調處理過程誤碼率低、解調效率高等特點而被廣泛應用于現代通信系統中[1-3]。

本文在對QPSK數字解調原理進行深入研究后，利用FPGA開發軟件對解調過程中載波同步及位同步等關鍵技術模塊進行了電路搭建，并對解調器功能進行了仿真分析和在線驗證。仿真分析及在線測試結果表明該中頻數字解調系統功能穩定，性能良好，能夠滿足實際工程需求。

1QPSK中頻數字解調原理

本文所設計的QPSK中頻數字解調器，首先接收前端的中頻調制信號，然后對其進行數字下變頻處理，最后將所得到的信號通過低通濾波器處理，從而恢復基帶碼元信號[4-5]。由于調制載波與本地載波具有一定的頻差及相位偏差，本文通過數字Costas載波同步環對本地數控振蕩器產生載波頻率進行動態調整，從而更好地恢復基帶碼元信號。由于信道傳輸延遲，解調端采樣時鐘與調制端采樣時鐘不能完全同步，為了對載波恢復數據進行更準確的抽樣判決，本文采用基于Gardner算法的位同步環路對原始基帶碼元序列進行了更好的恢復。

1.1數字Costas載波同步環

為了實現數字解調功能，通常采用的載波同步環路有逆調制環、M次方環和Costas環。逆調制載波同步環和M次方環通常用在低速解調場合，不能滿足現代測控通信高速解調的要求。

相比于其它幾種載波同步環路，數字Costas載波同步環具有更快的輸出響應，環路工作更加穩定，環路模型內部參數靈活可變[6]。因此，在本文設計的數字解調器中采用數字Costas環完成載波同步過程，其原理框圖1所示。

圖1數字Costas載波同步環

由圖1可知，本文設計的數字Costas載波同步環路由正交雙通道組成，輸入調制信號分別與同相和正交載波頻率相乘，將混頻輸出分別經過低通濾波器得到基帶信號，兩路基帶信號通過數字鑒相器得出環路誤差信號，并將此誤差信號作為數控振蕩器反饋輸入信號，從而產生所需載波頻率，保證載波同步環路更快地進入鎖定狀態。

為了通過數字Costas載波同步環更好地實現環路誤差估計，通常在兩路基帶信號進入數字鑒相器之前，先通過硬限幅器將信號幅度限制在一定范圍內，從而保證后端電路進行更準確的采樣判決。

假定數控振蕩器輸出的兩路正交載波分別為cos （ω0t+Δφ）和sin（ω0t+Δφ），根據實際信道傳輸過程，可知本地載波與調制載波具有一定的相位差，假定相位誤差表示如下式：

Δφ=（ω0－ωc）t+φ0（t） （1）

式中（ω0－ωc）t為本地載波與調制載波的頻差，φ0（t） 為載波相位偏差，由此可得鑒相器輸出誤差信號表達式如下：

e（k）=I（k）sign（Q（k））－Q（k）sign（I（k））（2）

為了使載波同步環路控制更準確，通常需要將誤差信號經過環路濾波器濾除高頻噪聲干擾。則本文中所設計載波同步環路經過環路濾波后，可得誤差信號表達式如下：

e（k）=KPsin（2Δφ）≈2KPΔφ （3）

式（3）中，KP為載波同步環路鑒相增益。

1.2基于Gardner算法的位同步環

在現代通信系統中，通常采用三種位同步方式完成環路鎖定：模擬方式、混合方式及數字方式。

相比于模擬位同步方式，數字位同步方式具有抗干擾能力強、信道傳輸誤碼率低等優點。經過對各種位同步方式進行比較之后，本文采用基于Gardner算法的數字插值濾波結構實現位同步。該方法通過比較本地時鐘與接收數據碼元時鐘，采用插值抽樣的方法直接獲得位同步時鐘的估計值，進而使本地時鐘與接收基帶碼元時鐘同步。數字內插位同步環路的原理框圖如圖2所示。

圖2數字內插位同步環路原理圖

圖2中，虛線部分表示位同步反饋環路，y（mTS）表示插值濾波輸出，mk和μk分別表示內插控制參數，ε表示定時誤差檢測輸出。ADC采樣模塊在外部時鐘的控制下，對接收到的模擬輸入信號進行采樣，從而得到數字化離散信號x（mTS），將其輸入到位同步反饋環路，進而使位同步環路進入鎖定。位同步環路由插值濾波器、定時誤差檢測模塊、環路濾波器和內插控制器四部分組成：

（1）在進行數字插值濾波器設計時，通常采用多相結構、橫向結構以及Fallow結構。在低速解調應用場合，通常采用橫向結構進行插值濾波器電路實現。多相結構大多應用于時變線性濾波器，這種濾波器設計具有比較復雜的硬件電路，很難在實際工程中得到應用。相比于以上兩種濾波器，基于Farrow結構的數字插值濾波器易于電路設計實現，且具有較好的濾波性能，本文在進行解調器電路設計時，即選用了此種插值濾波器。

（2）定時誤差檢測器是位同步環路的重要環節，只有環路能夠準確地檢測出定時誤差，才能保證位同步環路盡快地鎖定。定時誤差檢測通常有非數據輔助算法和數據輔助判決算法。非數據輔助算法能夠減少位定時信息的使用，通常用在信噪比較低的場合，以Gardner算法應用較多；數據輔助判決算法能夠增大位定時信息的利用率，通常用在信噪比較高的場合，以最大似然估計算法應用較多。經過對位同步環路各項具體指標進行綜合考慮，本文最終決定采用基于Gardner算法的位同步誤差檢測方法，Gardner算法具有運算效率高，環路誤差檢測能力強，能夠用在數據傳輸速率較高的場合。

（3）環路濾波器接收誤差檢測器輸出誤差信號，濾除其中高頻噪聲干擾，得到較準確的誤差信號輸出，從而保證位同步環路能夠更快地進入鎖定狀態。

（4）內插控制器接收環路濾波器輸出誤差信號ε，通過控制內插控制器內部NCO數控振蕩器，從而產生內插基點控制系數mk和小數間隔控制參數μk，并反饋輸入到插值濾波器，進而控制整個位同步環路正常鎖定。

2QPSK數字解調關鍵模塊的FPGA設計及功能仿真

傳統的數字電路設計主要通過ASIC專用集成電路實現，但ASIC開發周期長，且不具有可靈活編程的特點，不能滿足現代通信系統的高傳輸速率、高度靈活性的要求。

隨著數字信號處理技術的進步及超大規模集成電路的發展，FPGA因其所具有的各種優勢在數字電路設計領域得到迅速發展。FPGA具有豐富的邏輯資源和布線資源，能夠通過軟件編程的方法對電路功能進行動態更改，硬件實現簡單、開發周期短。現代測控通信技術中，通常利用FPGA完成數字電路設計。

本文通過對各種指標進行綜合考慮，決定利用FPGA編程工具完成中頻數字解調器電路設計[7]，其硬件實現原理框圖如圖3所示。

由圖3可以看出，中頻數字解調器主要由載波同步環路和位同步環路組成。輸入調制信號先經過載波同步模塊消除調制載波和本地載波的頻偏及相位偏差，然后將載波恢復基帶數據信號通過位同步環路，從而消除解調端和調制端的采樣時鐘偏差[8]。

圖3QPSK中頻數字解調器實現框圖

2.1載波同步模塊FPGA設計及功能仿真

本文中載波同步模塊主要包括數字下變頻、低通濾波器、環路濾波器及數字鑒相器等模塊。為了降低數字電路設計難度，提高數字電路設計效率，本文中通過調用DDS IP核產生所需載波頻率；利用FPGA開發軟件內部集成的乘法器核完成混頻操作；通過調用CIC Compiler IP核完成低通濾波器的設計；利用Verilog編程語言允許的加法和移位運算，實現環路濾波器和數字鑒相器的設計。

本文所設計載波同步模塊系統采樣時鐘為200 MHz，輸出載波頻率為40.7 MHz，在系統采樣時鐘的驅動下，每間隔5個載波周期抽取一個采樣點。完成載波同步模塊電路設計后，利用Modelsim仿真軟件對載波同步環路關鍵信號進行仿真，得到的仿真波形如圖4所示。

圖4數字Costas環關鍵信號仿真波形

圖4中，信號muti_sin_out和muti_cos_out為數控振蕩器的兩路正交載波輸出。信號muti_out_i和muti_out_q為數字下變頻的混頻輸出，從圖4可以看出，混頻輸出波形基本能夠反映輸入基帶信號波形，但是混頻電路輸出信號中混有高頻諧波分量，因而出現如圖所示圖形包絡。cic_dout_i和cic_dout_q為低通濾波器的輸出信號，從圖中可以看出，經過低通濾波之后，基帶頻譜中混入的高頻成分被濾除掉，得到的信號波形和輸入基帶數字序列波形大致相同。信號jianxiang_out為數字鑒相器的輸出，從圖中可以看出，數字鑒相器的輸出具有很小的數量級，為了對數控振蕩器進行更好地反饋控制，通常需要增加放大電路，將鑒相誤差信號進行放大。信號huanlu_out為載波環路濾波器的輸出，從圖中可以看出，鑒相器輸出波形經過平滑濾波，得到環路濾波輸出作為數控振蕩器的反饋輸入控制信號。

2.2位同步模塊FPGA設計及功能仿真

文中位同步電路主要包括插值濾波器、定時誤差檢測模塊、環路濾波器和內插控制器等模塊。具體編程實現時，由于硬件電路不能支持浮點運算，通常需要對位同步環路內部信號進行量化處理，在保證位同步環路能夠正確恢復原始基帶信號基礎上，為了便于電路實現，通常采取減少內插采樣點數方法，通過插值濾波器對輸入信號進行下采樣操作。并且盡量用移位操作代替乘法器的使用，這樣既能夠節省硬件資源，又能夠提高計算精度。

本文的位同步環路采用流水線設計思想，下采樣時鐘為20 MHz，完成位同步模塊電路設計后，利用Modelsim仿真軟件對位同步環路中關鍵信號進行仿真，得到的仿真波形如圖5所示。

圖5位同步模塊關鍵信號仿真波形

圖5中，在內插控制參數作用下，輸入調制信號經過插值濾波器后，濾除信號頻譜中的高頻成分，得到較平滑的插值濾波輸出，cz_filter_out_i和cz_filter_out_q分別為插值濾波器I、Q兩路輸出信號。error_detect_out_i和error_detect_out_q分別為定時誤差檢測模塊的I、Q兩路輸出信號，由圖6可以看出，定時誤差檢測電路輸出信號基本能夠反映相鄰采樣點的幅度變化大小。huanlu_filter_out_i和huanlu_filter_out_q分別為環路濾波器I、Q兩路輸出信號，誤差信號經過環路濾波器之后，高頻成分被濾除掉，環路濾波輸出波形更加平滑，從而能夠更加準確地反映誤差檢測模塊輸出誤差信號大小。mk1、uk1及mk2、uk2分別為插值濾波器內插基點控制參數和小數間隔控制參數，在內插控制參數作用下，整個位同步環路能夠更快地完成鎖定。

3測試實驗及結果

載波同步環路捕獲帶寬和載波恢復數據誤碼率為數字Costas載波同步環的兩個主要指標，位同步環路同步帶寬和位定時數據誤碼率為位同步環路的兩個主要指標。

3.1載波同步模塊關鍵指標測試

通過FPGA進行編程測試時，可以通過改變NCO數控振蕩器的初始頻率控制字來產生本地載波與調制載波的初始頻差，當初始頻差增大到一定值時，載波同步環路不能進入鎖定狀態，此值即為載波同步環路的最大捕獲帶寬[9]。

為了便于對解調器載波同步環路捕獲帶寬進行測試，本文采用Pin碼產生隨機數作為基帶輸入數據，當初始頻差設定為5 kHz條件下，利用在線邏輯分析儀的數據捕獲及存儲功能，將載波恢復I、Q兩路數據分別映射到x軸和y軸，可以得到如圖6所示的、隨著時間推移且波形不斷變化的星座圖。

（a） 經過0.05 μs（b） 經過0.1 μs（c）經過0.2 μs

（d） 經過0.5 μs（e） 經過0.8 μs（f） 經過1.2 μs

圖6隨著時間推移且波形不斷變化的星座圖

當初始頻差分別設定為5 kHz，10 kHz及15 kHz時載波同步環路在經歷一段時間的不穩態之后，最終能夠進入鎖定狀態，但是當初始頻差增大到20 kHz條件下，載波同步環路經歷很長時間之后仍然不能進入鎖定狀態。

經過大量測試，本文中所設計載波同步環路由未鎖定狀態進入到鎖定狀態，所需時間不超過0.1 μs，載波同步環路捕獲帶寬優于15 kHz。

當初始頻差分別設定為5 kHz、10 kHz、15 kHz、20kHz條件下，經過大量的測試，對輸入基帶數據和載波恢復數據進行大數據量統計，并進行數據比對，可得到如圖7所示的本載波同步環的誤碼率統計曲線。

由圖7可知，當初始頻差為5 kHz條件下，隨著環路逐漸進入鎖定狀態，載波恢復數據誤碼率逐漸降低，直至接近于0；當初始頻差為20 kHz條件下，環路不能進入鎖定狀態，載波恢復數據誤碼率一直保持較大值。

3.2位同步模塊關鍵指標測試

為了便于位同步環路同步帶寬的測試，本文在測試過程中利用FPGA內部集成的DCM數字時鐘管理模塊對內插采樣頻率進行動態微調，當初始頻差設定為10 kHz條件下，利用在線邏輯分析的數據捕獲及存儲功能，將位同步抽樣判決兩路輸出數據分別映射到x軸和y軸，可以得到隨著時間推移且波形不斷變化的星座圖，即圖6（d）到圖6（f）。

逐漸增大下采樣初始頻差，當初始頻差增大到55 kHz時，位同步環路經過很長時間也不能完成鎖定，表明55 kHz的初始頻差已超出了本文所設計的位同步環路同步帶寬。

本文針對位同步環路進行大量測試，根據測試結果可知位同步環路同步帶寬優于50 kHz，位同步環路鎖定建立時間約為1 μs。

在不同初始頻差條件下，經過大量的測試，對基帶輸入數據和位同步插值濾波恢復數據進行大量統計，可得到圖8所示的本位同步環路誤碼率統計曲線。

由圖8可以看出，當下采樣初始頻差為10 kHz條件下，隨著環路逐漸進入鎖定狀態，位同步環路恢復數據誤碼率逐漸降低；當下采樣初始頻差為55 kHz條件下，環路不能進入鎖定狀態，位同步環路恢復數據誤碼率一直保持較大值。

圖7載波同步誤碼率統計曲線 圖8位同步誤碼率統計曲線

4結語

本文設計的基于FPGA的QPSK全數字中頻解調器功能穩定，性能良好，數據傳輸誤碼率可低于10-9量級，載波同步環路捕獲帶寬優于15 kHz，位同步環路同步帶寬優于50kHz，可以推廣到實際工程應用中。

參 考 文 獻

[1]李冰清，馮小平. 基于FPGA的QPSK及OQPSK信號調制和解調電路設計[J]. 電子元器件應用，2010（4）：41-42.

[2]羅文超，徐釗，盛祥佐．一種基于DDS的QPSK調制器及其FPGA實現[J]．電訊技術，2007（4）：156-158．

[3]張衡陽，黃國策.一種新穎的衛星通信數字載波恢復技術[J]．無線電工程，2010，34（3）：48-49.

[4]徐光輝，湯磊.一種FIR濾波器的FPGA實現[J]．電氣電子教學學報， 2001，23（3）：117-119.

[5]王興亮.數字通信原理與技術[M].西安：西安電子科技大學出版社，2005.

[6]王方.基帶成型數字濾波器的設計[J]．無線電通信技術，2000（5）：5-7.

[7]曉鶴，殷勤業，鐵敏豪，等.一種實用的中頻數字接收機設計[J]．電子技術應用，2004（6）：57-60.

[8]楊小牛，樓才義，徐建良. 軟件無線電原理及應用[M].北京：電子工業出版社，2008.

[9]陶登高，王勇，易克初. 基于FPGA實現的NCO及其應用[J]．空間電子技術，2005（2）：32-36.

作者簡介：卞敏杰（1969—），男，理學學士，工程師。主要研究方向為空間數據傳輸通信，數據處理分析。

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收稿日期：2014-04-08

逐漸增大下采樣初始頻差，當初始頻差增大到55 kHz時，位同步環路經過很長時間也不能完成鎖定，表明55 kHz的初始頻差已超出了本文所設計的位同步環路同步帶寬。

本文針對位同步環路進行大量測試，根據測試結果可知位同步環路同步帶寬優于50 kHz，位同步環路鎖定建立時間約為1 μs。

在不同初始頻差條件下，經過大量的測試，對基帶輸入數據和位同步插值濾波恢復數據進行大量統計，可得到圖8所示的本位同步環路誤碼率統計曲線。

由圖8可以看出，當下采樣初始頻差為10 kHz條件下，隨著環路逐漸進入鎖定狀態，位同步環路恢復數據誤碼率逐漸降低；當下采樣初始頻差為55 kHz條件下，環路不能進入鎖定狀態，位同步環路恢復數據誤碼率一直保持較大值。

圖7載波同步誤碼率統計曲線 圖8位同步誤碼率統計曲線

4結語

本文設計的基于FPGA的QPSK全數字中頻解調器功能穩定，性能良好，數據傳輸誤碼率可低于10-9量級，載波同步環路捕獲帶寬優于15 kHz，位同步環路同步帶寬優于50kHz，可以推廣到實際工程應用中。

參 考 文 獻

[1]李冰清，馮小平. 基于FPGA的QPSK及OQPSK信號調制和解調電路設計[J]. 電子元器件應用，2010（4）：41-42.

[2]羅文超，徐釗，盛祥佐．一種基于DDS的QPSK調制器及其FPGA實現[J]．電訊技術，2007（4）：156-158．

[3]張衡陽，黃國策.一種新穎的衛星通信數字載波恢復技術[J]．無線電工程，2010，34（3）：48-49.

[4]徐光輝，湯磊.一種FIR濾波器的FPGA實現[J]．電氣電子教學學報， 2001，23（3）：117-119.

[5]王興亮.數字通信原理與技術[M].西安：西安電子科技大學出版社，2005.

[6]王方.基帶成型數字濾波器的設計[J]．無線電通信技術，2000（5）：5-7.

[7]曉鶴，殷勤業，鐵敏豪，等.一種實用的中頻數字接收機設計[J]．電子技術應用，2004（6）：57-60.

[8]楊小牛，樓才義，徐建良. 軟件無線電原理及應用[M].北京：電子工業出版社，2008.

[9]陶登高，王勇，易克初. 基于FPGA實現的NCO及其應用[J]．空間電子技術，2005（2）：32-36.

作者簡介：卞敏杰（1969—），男，理學學士，工程師。主要研究方向為空間數據傳輸通信，數據處理分析。

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收稿日期：2014-04-08

逐漸增大下采樣初始頻差，當初始頻差增大到55 kHz時，位同步環路經過很長時間也不能完成鎖定，表明55 kHz的初始頻差已超出了本文所設計的位同步環路同步帶寬。

本文針對位同步環路進行大量測試，根據測試結果可知位同步環路同步帶寬優于50 kHz，位同步環路鎖定建立時間約為1 μs。

在不同初始頻差條件下，經過大量的測試，對基帶輸入數據和位同步插值濾波恢復數據進行大量統計，可得到圖8所示的本位同步環路誤碼率統計曲線。

由圖8可以看出，當下采樣初始頻差為10 kHz條件下，隨著環路逐漸進入鎖定狀態，位同步環路恢復數據誤碼率逐漸降低；當下采樣初始頻差為55 kHz條件下，環路不能進入鎖定狀態，位同步環路恢復數據誤碼率一直保持較大值。

圖7載波同步誤碼率統計曲線 圖8位同步誤碼率統計曲線

4結語

本文設計的基于FPGA的QPSK全數字中頻解調器功能穩定，性能良好，數據傳輸誤碼率可低于10-9量級，載波同步環路捕獲帶寬優于15 kHz，位同步環路同步帶寬優于50kHz，可以推廣到實際工程應用中。

參 考 文 獻

[1]李冰清，馮小平. 基于FPGA的QPSK及OQPSK信號調制和解調電路設計[J]. 電子元器件應用，2010（4）：41-42.

[2]羅文超，徐釗，盛祥佐．一種基于DDS的QPSK調制器及其FPGA實現[J]．電訊技術，2007（4）：156-158．

[3]張衡陽，黃國策.一種新穎的衛星通信數字載波恢復技術[J]．無線電工程，2010，34（3）：48-49.

[4]徐光輝，湯磊.一種FIR濾波器的FPGA實現[J]．電氣電子教學學報， 2001，23（3）：117-119.

[5]王興亮.數字通信原理與技術[M].西安：西安電子科技大學出版社，2005.

[6]王方.基帶成型數字濾波器的設計[J]．無線電通信技術，2000（5）：5-7.

[7]曉鶴，殷勤業，鐵敏豪，等.一種實用的中頻數字接收機設計[J]．電子技術應用，2004（6）：57-60.

[8]楊小牛，樓才義，徐建良. 軟件無線電原理及應用[M].北京：電子工業出版社，2008.

[9]陶登高，王勇，易克初. 基于FPGA實現的NCO及其應用[J]．空間電子技術，2005（2）：32-36.

作者簡介：卞敏杰（1969—），男，理學學士，工程師。主要研究方向為空間數據傳輸通信，數據處理分析。

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收稿日期：2014-04-08