基于Cadence的DDR源同步時序仿真研究

唐萬明+范朝元

摘要： 以DDR高速總線為例，通過對DDR源同步時序的分析，以此提供一個高速PCB設計中高速總線時序完整的分析方法，從而使設計中的高速總線頻率達到真正高速度和大的時序裕量。在此創新地在時序分析過程打破純粹的理論公式推導，結合仿真分析軟件，采用理論計算和仿真圖形相結合的方法，使時序分析變得更加簡化和直觀。這種分析方法在其他高速總線分析中也得到廣泛應用，并在實踐中得到有效驗證。

關鍵詞： 時序完整性； 建立時間； 保持時間； 飛行時間； 緩沖延時

中圖分類號： TN710?34 文獻標識碼： A文章編號： 1004?373X（2014）08?0075?04

Research of DDR source synchronization time?sequence simulation based on Cadence

TANG Wan?ming， FAN Chao?yuan

（Chongqing Jinmei Communication Co.，Ltd.， Chongqing 400030， China）

Abstract：Taking high?speed DDR bus as an example， a complete time?sequence analysis method about high?speed bus in high?speed PCB design is proposed according to the DDR source synchronization time?sequence analysis to enable the frequency of high?speed bus in design to achieve really high?speed and large time?sequence margin. The innovation of this paper lies in the time?sequence analysis process， which breaks the purely theoretical formula derivation and makes time?sequence analysis become more simple and intuitive by combining with simulation analysis software and adopting the method of combining theoretical calculation with simulation graphics. This analysis method has been widely used and well proven in practice in other high?speed bus analyses.

Keywords： time?sequence integrity； setup time； hold time； flight time； buffer delay

在高速PCB設計中，從廣義的角度來看，信號完整性包括時序完整性，時序分析是信號完整性分析中最為復雜的部分[1]。當然，根據時序完整性本身的特征及其復雜性，有時把時序完整性分析和信號完整性獨立開來。

信號完整性：信號完整性主要研究PCB走線的拓撲結構、PCB走線的延時和上升時間的關系、信號的端接方式、反射和串擾等，由這些因素引起的信號在接收端的質量發生了變化。也就是說它研究的是單個網絡的信號質量問題。

時序完整性：主要研究的是與時鐘信號相關的網絡[2]，尤其是一些高速總線如DDR總線、QDR總線、PCI總線、MII總線。在這些總線中，數據信號與時鐘信號、地址信號與時鐘信號必須滿足一定的時延關系才能正確穩定的讀/寫數據。分析時序的手段仍然是借助仿真工具，結合時序理論公式，從而計算出總線上各個網絡的長度要求。換句話說，時序完整性研究的是時鐘信號和數據、時鐘信號與地址之間的時延關系。信號完整性分析已經較為廣泛，但對時序的深入研究并不多見。本文主要是針對時序完整性中的源同步時序進行簡要分析，以DDR總線為典型例子闡述時序分析的過程。

1時序理論基礎

時序參數如下[3]：

（1） 建立時間（Setup Time）：時鐘沿有效時，要求數據已經存在一段時間，這就是器件需要的建立時間。

（2） 保持時間（Hold Time）：時鐘邊沿觸發之后，數據還必須要繼續保持一段時間，以便能穩定的讀取，這就是器件需要的保持時間。

（3） 緩沖延時：指信號經過緩沖器達到有效的電壓輸出所需要的時間。

（4） Tco：指時鐘觸發開始到有效數據輸出的器件內部所有延時的總和。Tco除了包含緩沖延時，還包括邏輯延時。確定Tco的方法是在源端輸出的末端直接相連一個測量負載，一般是50 Ω電阻或30 pF的電容，然后測量負載上的信號電壓達到一定電平的時間，這個電平稱為測量電壓（Vms），一般是信號高電平的[12]。見圖1。

圖1 緩存延時、邏輯正時及Tco的確定

（5） 傳輸時延（Propagation Delay）：信號從緩沖器出來之后，就要經過傳輸線到接收終端，信號在傳輸線上的傳輸的延時。它只和信號的傳播速度和線長有關。

（6） 飛行時間（Flight Time）：包含了傳播延遲和信號上升沿變化這兩部分因素。在做時序分析時，把飛行時間分為最小飛行時間和最大飛行時間，如圖2所示。

圖2 Cadence軟件對時序參數的確定

最小飛行時間（Tflightmin）：指在上升沿，信號到達低閾值電壓的時間，減去驅動所需的緩沖延遲。最小飛行時間（Tflightmin）對應Cadence里面的最早開關延時（SwitchDelay）時間參數。最大飛行時間（Tflightmax）：指在上升沿，信號到達高閾值電壓的時間，并保持高電平之上，減去驅動所需的緩沖延遲。最大飛行時間（Tflightmax）對應Cadence里面的最終穩定延時（SettleDelay）時間參數。圖2只是對信號上升沿的分析，對于下降沿來說，同樣存在著最大/最小飛行時間的參數。在時序計算時實際取的最大飛行時間是在上升沿和下降沿中取最長的那個飛行時間，而最小飛行時間則是取上升和下降沿中最短的那個飛行時間。

2DDR體系結構

DDR（Double Data Rate SDRAM）本質上是不需要提高時鐘頻率就能加速提高SDRAM的速度，它允許在時鐘的上升源和下降沿讀取數據，它的速度是標準SDRAM的2倍。至于尋址與控制信號則與 SDRAM相同，仍是在數據的上升沿進行數據讀取。DDR技術已經發展到DDR3，理論上速度[4]可以支持1 600 MT/s。這給PCB設計帶來了巨大的挑戰。尤其是在時序上必須滿足數據讀/寫時延要求。圖3是DDR總線的體系結構，其中DQ和DQS是源同步關系，ADD/CMD和CLK/CLK#是源同步關系。

圖3 DDR總線體系結構

3源同步時序仿真分析

驅動芯片在發送數據信號（DQ）的同時也產生了選通信號（Strobe），而接收端的觸發器由該選通信號脈沖控制數據的讀取，因此，這個選通信號也可以稱為源同步時鐘信號。源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，需要保證這兩個信號的飛行時間完全一致，這樣只要在發送端的時序是正確的，那么在接收端也能得到完全正確的時序。整個系統在時序上的穩定性完全體現在數據和選通信號的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，就可以保證系統的時序絕對正確，而對系統的最高時鐘頻率沒有任何限制。

當然，對于任何數據接收來說，一定的建立和保持時間都是必須滿足的，源同步時鐘系統也同樣如此，主要體現在數據信號和選通信號之間的時序要求上。最理想的情況就是選通信號能在數據信號的中央部分讀取，如圖4所示，這樣才能保證最充分的建立和保持時間。引起這些誤差的因素就是實際系統中各器件的時序參數Tco的不同，以及布線上引起的差異，為了更好地說明這些偏差（Skew）對時序的具體影響，下面通過時序圖分析的方法來計算一下源同步時鐘系統中信號的建立時間裕量和保持時間裕量。

圖4 理想源同步時序圖

3.1建立時序分析

根據源同步時序理論，作出驅動端和接收端時序圖如圖5所示，首先來分析建立時間過程。圖中左邊的紅線箭頭表示數據Data的飛行過程，右邊的黑線箭頭表示選通信號Strobe的飛行過程。由此：

[Tdata=Tco_data+Tflt_data] （1）

[Tatrobe=Tco_strobe+Tflt_strobe+Tdelay] （2）

式中：[Tco]和[Tflt]分別代表數據、選通信號在器件的內部延遲和信號傳輸的飛行時間；[Tdelay]是指數據信號和選通信號之間的延遲，由系統內 DLL 延時器件決定，圖中假設為一個時鐘周期。于是得建立時序裕量的公式為：

[Tsetup_margin=Tstrobe-Tdata-Tsetup-Tjiter] （3）

把式（1）和式（2）帶入得式（3）得：

[Tsetup_margin=Tco_strobe+Tflt_strobe+Tdelay- (Tco_data+Tflt_data)-Tsetup-Tjiter] （4）

式中：[Tsetup]表示接收數據端數據的建立時間，從器件手冊上獲取；將數據和Strobe信號在器件內的延時差異定義為 [Tvb]，其值從器件手冊上獲取；[Tjiter]包括時鐘抖動，布線間的串擾及其他因素對時序的影響總和。

將 PCB 走線引起的延時差異，定義為[Tpcb_skew]：

[Tvb=Tco_strobe+Tdelay-Tco_data]（5）

[Tpcb_skew=Tflt_strobe-Tflt_data] （6）

將式（5）和式（6）帶入式（4），這樣可以得到一個簡單的建立時間裕量方程：

[Tsetup_margin=Tvb-Tsetup+ (Tflt_strobe(min)-Tflt_data(max))-Tjiter] （7）

結合Cadence仿真平臺，得：

[Tsetup_margin=Tvb-Tsetup+ (Tstrobe_SwitchDelay-Tdata_SettleDelay)-Tjiter] （8）

圖5 源同步時序建立時間時序圖

3.3保持時序分析

源同步保持時序如圖6所示，用黑線箭頭表示數據從驅動端到接收端的飛行過程。右邊紅線箭頭表示選通信號Strobe從驅動端到接收端的飛行過程。

圖6 源同步時序保持時間時序圖

保持時間裕量：

[Thold_margin=(Tco_strobe+Tflt_strobe+Tdelay)-(Tco_data+Tflt_data)-Thold-Tjiter] （9）

同樣定義：

[Tva=Tco_strobe+Tdelay-Tco_data] （10）

[Tpcb_skew=Tflt_data-Tflt_strobe] （11）

所以有：

[Thold_margin=Tva-Thold+(Tflt_data(min)-Tflt_strobe(max))-Tjiter] （12）

結合Cadence仿真平臺有：

[Thold_margin=Tva-Thold+(Tdata_SwitchDelay-Tstrobe_SettleDelay)-Tjiter] （13）

3.2建立時序仿真

這里用工程實例來分析建立時序過程，例子的背景是：CPU為MPC8560，DDRSDRAM是MT46V32M16_1?TSOP66。圖7是DQS選通信號和DQ數據信號的拓撲結構和仿真結果。從圖中可以知道：DQS信號的[Tflt_strobe(min)]為0.677 901 ns，DQS選通信號的[Tflt_strobe(max)]為0.911 877 ns。DQ數據信號的[Tflt_data(min)]為0.677 901 ns，DQ數據信號的[Tflt_data(max)]為0.911 877 ns。同時截取器件的數據手冊中的Tvb和Tsetup的時間如圖8所示，可得Tsetup為0.4 ns，Tvb為1.2 ns，Tab為1.2 ns。

圖7 DQS和DQ的拓撲結構和仿真結果

圖8 Tvb和Tsetup/Thold

對于[Tjiter]取值而言，時鐘的抖動可以從器件手冊中獲取，其他干擾帶來的影響可以估算，在滿足信號完整性的前提下，這個數值比較小，在對時序完整性分析中可以忽略。這里假設一個值，取[Tjiter]為0.05 ns。為了便于理解和計算，把數據填入表1中。從表1可看出DQ數據的[Tsetup_margin]為0.51 ns，[Thold_margin]為0.52 ns。由此可以知道，當DQ和DQS按照等長約束布線時，數據的建立時間和保持時間都有很大的裕量。因此在實際的PCB布線過程中，就是采用這種匹配方法，即數據和時鐘的長度匹配不應超過0.51 ns。

表1 建立時間裕量和保持時間裕量的計算

4結語

本文通過對DDR源同步時序理論的深入分析，得到求解DDR總線數據的建立時間裕量和保持時間裕量的方法。再結合Cadence 公司的Allegro SI 和SigXplor時序仿真分析工具，分析了一個實際的工程實例的時序完整性，得到DDR總線布線約束。通過布線前的時序仿真分析，大大提高了單板和系統的工作穩定性，降低開發風險和開發成本。該項目已得到驗證并順利投產。

參考文獻

[1] BOGATIN Eric.信號完整性分析[M].李麗平，李玉山，譯.北京：電子工業出版社，2005.

[2] HALL S H， HALL G W， MCCALL J A.高速數字系統設計[M].伍薇，譯.北京.機械工業出版社，2005.

[3] 周潤景，袁偉亭.Cadence高速電路板設計與仿真[M].北京：電子工業出版社，2006.

[4] 孫燈亮.DDR 1&2&3信號完整性測試分析技術探討[J].國外電子測量技術，2006（9）：75?79.

[5] 趙海舜.基于Cadence的DDRⅡ仿真設計[J].電子科技，2010（8）：5?8.

[6] 王愛珍.高速數字PCB板設計中的信號完整性分析[J].現代電子技術，2009，32（1）：177?180.

圖3 DDR總線體系結構

3源同步時序仿真分析

驅動芯片在發送數據信號（DQ）的同時也產生了選通信號（Strobe），而接收端的觸發器由該選通信號脈沖控制數據的讀取，因此，這個選通信號也可以稱為源同步時鐘信號。源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，需要保證這兩個信號的飛行時間完全一致，這樣只要在發送端的時序是正確的，那么在接收端也能得到完全正確的時序。整個系統在時序上的穩定性完全體現在數據和選通信號的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，就可以保證系統的時序絕對正確，而對系統的最高時鐘頻率沒有任何限制。

當然，對于任何數據接收來說，一定的建立和保持時間都是必須滿足的，源同步時鐘系統也同樣如此，主要體現在數據信號和選通信號之間的時序要求上。最理想的情況就是選通信號能在數據信號的中央部分讀取，如圖4所示，這樣才能保證最充分的建立和保持時間。引起這些誤差的因素就是實際系統中各器件的時序參數Tco的不同，以及布線上引起的差異，為了更好地說明這些偏差（Skew）對時序的具體影響，下面通過時序圖分析的方法來計算一下源同步時鐘系統中信號的建立時間裕量和保持時間裕量。

圖4 理想源同步時序圖

3.1建立時序分析

根據源同步時序理論，作出驅動端和接收端時序圖如圖5所示，首先來分析建立時間過程。圖中左邊的紅線箭頭表示數據Data的飛行過程，右邊的黑線箭頭表示選通信號Strobe的飛行過程。由此：

[Tdata=Tco_data+Tflt_data] （1）

[Tatrobe=Tco_strobe+Tflt_strobe+Tdelay] （2）

式中：[Tco]和[Tflt]分別代表數據、選通信號在器件的內部延遲和信號傳輸的飛行時間；[Tdelay]是指數據信號和選通信號之間的延遲，由系統內 DLL 延時器件決定，圖中假設為一個時鐘周期。于是得建立時序裕量的公式為：

[Tsetup_margin=Tstrobe-Tdata-Tsetup-Tjiter] （3）

把式（1）和式（2）帶入得式（3）得：

[Tsetup_margin=Tco_strobe+Tflt_strobe+Tdelay- (Tco_data+Tflt_data)-Tsetup-Tjiter] （4）

式中：[Tsetup]表示接收數據端數據的建立時間，從器件手冊上獲??；將數據和Strobe信號在器件內的延時差異定義為 [Tvb]，其值從器件手冊上獲取；[Tjiter]包括時鐘抖動，布線間的串擾及其他因素對時序的影響總和。

將 PCB 走線引起的延時差異，定義為[Tpcb_skew]：

[Tvb=Tco_strobe+Tdelay-Tco_data]（5）

[Tpcb_skew=Tflt_strobe-Tflt_data] （6）

將式（5）和式（6）帶入式（4），這樣可以得到一個簡單的建立時間裕量方程：

[Tsetup_margin=Tvb-Tsetup+ (Tflt_strobe(min)-Tflt_data(max))-Tjiter] （7）

結合Cadence仿真平臺，得：

[Tsetup_margin=Tvb-Tsetup+ (Tstrobe_SwitchDelay-Tdata_SettleDelay)-Tjiter] （8）

圖5 源同步時序建立時間時序圖

3.3保持時序分析

源同步保持時序如圖6所示，用黑線箭頭表示數據從驅動端到接收端的飛行過程。右邊紅線箭頭表示選通信號Strobe從驅動端到接收端的飛行過程。

圖6 源同步時序保持時間時序圖

保持時間裕量：

[Thold_margin=(Tco_strobe+Tflt_strobe+Tdelay)-(Tco_data+Tflt_data)-Thold-Tjiter] （9）

同樣定義：

[Tva=Tco_strobe+Tdelay-Tco_data] （10）

[Tpcb_skew=Tflt_data-Tflt_strobe] （11）

所以有：

[Thold_margin=Tva-Thold+(Tflt_data(min)-Tflt_strobe(max))-Tjiter] （12）

結合Cadence仿真平臺有：

[Thold_margin=Tva-Thold+(Tdata_SwitchDelay-Tstrobe_SettleDelay)-Tjiter] （13）

3.2建立時序仿真

這里用工程實例來分析建立時序過程，例子的背景是：CPU為MPC8560，DDRSDRAM是MT46V32M16_1?TSOP66。圖7是DQS選通信號和DQ數據信號的拓撲結構和仿真結果。從圖中可以知道：DQS信號的[Tflt_strobe(min)]為0.677 901 ns，DQS選通信號的[Tflt_strobe(max)]為0.911 877 ns。DQ數據信號的[Tflt_data(min)]為0.677 901 ns，DQ數據信號的[Tflt_data(max)]為0.911 877 ns。同時截取器件的數據手冊中的Tvb和Tsetup的時間如圖8所示，可得Tsetup為0.4 ns，Tvb為1.2 ns，Tab為1.2 ns。

圖7 DQS和DQ的拓撲結構和仿真結果

圖8 Tvb和Tsetup/Thold

對于[Tjiter]取值而言，時鐘的抖動可以從器件手冊中獲取，其他干擾帶來的影響可以估算，在滿足信號完整性的前提下，這個數值比較小，在對時序完整性分析中可以忽略。這里假設一個值，取[Tjiter]為0.05 ns。為了便于理解和計算，把數據填入表1中。從表1可看出DQ數據的[Tsetup_margin]為0.51 ns，[Thold_margin]為0.52 ns。由此可以知道，當DQ和DQS按照等長約束布線時，數據的建立時間和保持時間都有很大的裕量。因此在實際的PCB布線過程中，就是采用這種匹配方法，即數據和時鐘的長度匹配不應超過0.51 ns。

表1 建立時間裕量和保持時間裕量的計算

4結語

本文通過對DDR源同步時序理論的深入分析，得到求解DDR總線數據的建立時間裕量和保持時間裕量的方法。再結合Cadence 公司的Allegro SI 和SigXplor時序仿真分析工具，分析了一個實際的工程實例的時序完整性，得到DDR總線布線約束。通過布線前的時序仿真分析，大大提高了單板和系統的工作穩定性，降低開發風險和開發成本。該項目已得到驗證并順利投產。

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[4] 孫燈亮.DDR 1&2&3信號完整性測試分析技術探討[J].國外電子測量技術，2006（9）：75?79.

[5] 趙海舜.基于Cadence的DDRⅡ仿真設計[J].電子科技，2010（8）：5?8.

[6] 王愛珍.高速數字PCB板設計中的信號完整性分析[J].現代電子技術，2009，32（1）：177?180.

圖3 DDR總線體系結構

3源同步時序仿真分析

驅動芯片在發送數據信號（DQ）的同時也產生了選通信號（Strobe），而接收端的觸發器由該選通信號脈沖控制數據的讀取，因此，這個選通信號也可以稱為源同步時鐘信號。源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，需要保證這兩個信號的飛行時間完全一致，這樣只要在發送端的時序是正確的，那么在接收端也能得到完全正確的時序。整個系統在時序上的穩定性完全體現在數據和選通信號的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，就可以保證系統的時序絕對正確，而對系統的最高時鐘頻率沒有任何限制。

當然，對于任何數據接收來說，一定的建立和保持時間都是必須滿足的，源同步時鐘系統也同樣如此，主要體現在數據信號和選通信號之間的時序要求上。最理想的情況就是選通信號能在數據信號的中央部分讀取，如圖4所示，這樣才能保證最充分的建立和保持時間。引起這些誤差的因素就是實際系統中各器件的時序參數Tco的不同，以及布線上引起的差異，為了更好地說明這些偏差（Skew）對時序的具體影響，下面通過時序圖分析的方法來計算一下源同步時鐘系統中信號的建立時間裕量和保持時間裕量。

圖4 理想源同步時序圖

3.1建立時序分析

根據源同步時序理論，作出驅動端和接收端時序圖如圖5所示，首先來分析建立時間過程。圖中左邊的紅線箭頭表示數據Data的飛行過程，右邊的黑線箭頭表示選通信號Strobe的飛行過程。由此：

[Tdata=Tco_data+Tflt_data] （1）

[Tatrobe=Tco_strobe+Tflt_strobe+Tdelay] （2）

式中：[Tco]和[Tflt]分別代表數據、選通信號在器件的內部延遲和信號傳輸的飛行時間；[Tdelay]是指數據信號和選通信號之間的延遲，由系統內 DLL 延時器件決定，圖中假設為一個時鐘周期。于是得建立時序裕量的公式為：

[Tsetup_margin=Tstrobe-Tdata-Tsetup-Tjiter] （3）

把式（1）和式（2）帶入得式（3）得：

[Tsetup_margin=Tco_strobe+Tflt_strobe+Tdelay- (Tco_data+Tflt_data)-Tsetup-Tjiter] （4）

式中：[Tsetup]表示接收數據端數據的建立時間，從器件手冊上獲取；將數據和Strobe信號在器件內的延時差異定義為 [Tvb]，其值從器件手冊上獲?。籟Tjiter]包括時鐘抖動，布線間的串擾及其他因素對時序的影響總和。

將 PCB 走線引起的延時差異，定義為[Tpcb_skew]：

[Tvb=Tco_strobe+Tdelay-Tco_data]（5）

[Tpcb_skew=Tflt_strobe-Tflt_data] （6）

將式（5）和式（6）帶入式（4），這樣可以得到一個簡單的建立時間裕量方程：

[Tsetup_margin=Tvb-Tsetup+ (Tflt_strobe(min)-Tflt_data(max))-Tjiter] （7）

結合Cadence仿真平臺，得：

[Tsetup_margin=Tvb-Tsetup+ (Tstrobe_SwitchDelay-Tdata_SettleDelay)-Tjiter] （8）

圖5 源同步時序建立時間時序圖

3.3保持時序分析

源同步保持時序如圖6所示，用黑線箭頭表示數據從驅動端到接收端的飛行過程。右邊紅線箭頭表示選通信號Strobe從驅動端到接收端的飛行過程。

圖6 源同步時序保持時間時序圖

保持時間裕量：

[Thold_margin=(Tco_strobe+Tflt_strobe+Tdelay)-(Tco_data+Tflt_data)-Thold-Tjiter] （9）

同樣定義：

[Tva=Tco_strobe+Tdelay-Tco_data] （10）

[Tpcb_skew=Tflt_data-Tflt_strobe] （11）

所以有：

[Thold_margin=Tva-Thold+(Tflt_data(min)-Tflt_strobe(max))-Tjiter] （12）

結合Cadence仿真平臺有：

[Thold_margin=Tva-Thold+(Tdata_SwitchDelay-Tstrobe_SettleDelay)-Tjiter] （13）

3.2建立時序仿真

這里用工程實例來分析建立時序過程，例子的背景是：CPU為MPC8560，DDRSDRAM是MT46V32M16_1?TSOP66。圖7是DQS選通信號和DQ數據信號的拓撲結構和仿真結果。從圖中可以知道：DQS信號的[Tflt_strobe(min)]為0.677 901 ns，DQS選通信號的[Tflt_strobe(max)]為0.911 877 ns。DQ數據信號的[Tflt_data(min)]為0.677 901 ns，DQ數據信號的[Tflt_data(max)]為0.911 877 ns。同時截取器件的數據手冊中的Tvb和Tsetup的時間如圖8所示，可得Tsetup為0.4 ns，Tvb為1.2 ns，Tab為1.2 ns。

圖7 DQS和DQ的拓撲結構和仿真結果

圖8 Tvb和Tsetup/Thold

對于[Tjiter]取值而言，時鐘的抖動可以從器件手冊中獲取，其他干擾帶來的影響可以估算，在滿足信號完整性的前提下，這個數值比較小，在對時序完整性分析中可以忽略。這里假設一個值，取[Tjiter]為0.05 ns。為了便于理解和計算，把數據填入表1中。從表1可看出DQ數據的[Tsetup_margin]為0.51 ns，[Thold_margin]為0.52 ns。由此可以知道，當DQ和DQS按照等長約束布線時，數據的建立時間和保持時間都有很大的裕量。因此在實際的PCB布線過程中，就是采用這種匹配方法，即數據和時鐘的長度匹配不應超過0.51 ns。

表1 建立時間裕量和保持時間裕量的計算

4結語

本文通過對DDR源同步時序理論的深入分析，得到求解DDR總線數據的建立時間裕量和保持時間裕量的方法。再結合Cadence 公司的Allegro SI 和SigXplor時序仿真分析工具，分析了一個實際的工程實例的時序完整性，得到DDR總線布線約束。通過布線前的時序仿真分析，大大提高了單板和系統的工作穩定性，降低開發風險和開發成本。該項目已得到驗證并順利投產。

參考文獻

[1] BOGATIN Eric.信號完整性分析[M].李麗平，李玉山，譯.北京：電子工業出版社，2005.

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[6] 王愛珍.高速數字PCB板設計中的信號完整性分析[J].現代電子技術，2009，32（1）：177?180.