小數分頻頻率合成器中Σ—Δ調制器設計與實現

晏敏+徐歡+喬樹山+楊紅官+鄭乾+戴榮新+程呈

摘要：介紹了一種應用于小數分頻頻率合成器的ΣΔ 調制器的設計，該調制器采用三階級聯的MASH111結構，并利用流水線技術，提高了調制器的工作頻率.電路設計采用Verilog HDL硬件描述語言實現，基于QuartusⅡ工具進行測試驗證，結果表明，調制器最高工作頻率為240.56 MHz.最終采用SMIC 0.18 μm CMOS工藝，完成了電路版圖設計.芯片面積為34 148.5 μm2，芯片總功耗為1.284 mW，與傳統設計相比，面積降低了31.23%，功耗降低了46.14%.

關鍵詞：調制器；頻率合成器； MASH111；流水線技術；CMOS

頻率合成器是無線通信射頻前端的一個關鍵模塊，其作用是為收發機射頻前端產生頻率源，進行頻率變換和信道選擇＼[1＼].隨著無線通信、數字電視、物聯網等現代高科技技術的廣泛應用和不斷發展，對頻率源的頻率穩定度、頻譜純度和輸出頻率的精度要求越來越高，因此對頻率合成器的性能要求也越來越高＼[2＼].

在頻率合成器中，分頻器是一個非常重要的模塊，它是頻率合成器能提供多個高精度頻率信號并同時實現高頻低功耗工作的關鍵和前提＼[3＼].因此，對頻率合成器中分頻器的研究、設計與實現有重要的現實意義和工程應用價值.

傳統的頻率合成器中分頻器為整數分頻結構，為了能產生相鄰且頻率間隔較小的信道頻率，要求參考頻率較小，分頻系數較大，因此抗噪能力差＼[4＼].基于ΣΔ調制器技術的小數分頻可以獲得較高頻率分辨率和極低的相位雜散，方便實現各種數字調制.

摘要：介紹了一種應用于小數分頻頻率合成器的ΣΔ 調制器的設計，該調制器采用三階級聯的MASH111結構，并利用流水線技術，提高了調制器的工作頻率.電路設計采用Verilog HDL硬件描述語言實現，基于QuartusⅡ工具進行測試驗證，結果表明，調制器最高工作頻率為240.56 MHz.最終采用SMIC 0.18 μm CMOS工藝，完成了電路版圖設計.芯片面積為34 148.5 μm2，芯片總功耗為1.284 mW，與傳統設計相比，面積降低了31.23%，功耗降低了46.14%.

關鍵詞：調制器；頻率合成器； MASH111；流水線技術；CMOS

頻率合成器是無線通信射頻前端的一個關鍵模塊，其作用是為收發機射頻前端產生頻率源，進行頻率變換和信道選擇＼[1＼].隨著無線通信、數字電視、物聯網等現代高科技技術的廣泛應用和不斷發展，對頻率源的頻率穩定度、頻譜純度和輸出頻率的精度要求越來越高，因此對頻率合成器的性能要求也越來越高＼[2＼].

在頻率合成器中，分頻器是一個非常重要的模塊，它是頻率合成器能提供多個高精度頻率信號并同時實現高頻低功耗工作的關鍵和前提＼[3＼].因此，對頻率合成器中分頻器的研究、設計與實現有重要的現實意義和工程應用價值.

傳統的頻率合成器中分頻器為整數分頻結構，為了能產生相鄰且頻率間隔較小的信道頻率，要求參考頻率較小，分頻系數較大，因此抗噪能力差＼[4＼].基于ΣΔ調制器技術的小數分頻可以獲得較高頻率分辨率和極低的相位雜散，方便實現各種數字調制.

摘要：介紹了一種應用于小數分頻頻率合成器的ΣΔ 調制器的設計，該調制器采用三階級聯的MASH111結構，并利用流水線技術，提高了調制器的工作頻率.電路設計采用Verilog HDL硬件描述語言實現，基于QuartusⅡ工具進行測試驗證，結果表明，調制器最高工作頻率為240.56 MHz.最終采用SMIC 0.18 μm CMOS工藝，完成了電路版圖設計.芯片面積為34 148.5 μm2，芯片總功耗為1.284 mW，與傳統設計相比，面積降低了31.23%，功耗降低了46.14%.

關鍵詞：調制器；頻率合成器； MASH111；流水線技術；CMOS

頻率合成器是無線通信射頻前端的一個關鍵模塊，其作用是為收發機射頻前端產生頻率源，進行頻率變換和信道選擇＼[1＼].隨著無線通信、數字電視、物聯網等現代高科技技術的廣泛應用和不斷發展，對頻率源的頻率穩定度、頻譜純度和輸出頻率的精度要求越來越高，因此對頻率合成器的性能要求也越來越高＼[2＼].

在頻率合成器中，分頻器是一個非常重要的模塊，它是頻率合成器能提供多個高精度頻率信號并同時實現高頻低功耗工作的關鍵和前提＼[3＼].因此，對頻率合成器中分頻器的研究、設計與實現有重要的現實意義和工程應用價值.

傳統的頻率合成器中分頻器為整數分頻結構，為了能產生相鄰且頻率間隔較小的信道頻率，要求參考頻率較小，分頻系數較大，因此抗噪能力差＼[4＼].基于ΣΔ調制器技術的小數分頻可以獲得較高頻率分辨率和極低的相位雜散，方便實現各種數字調制.