基于FPGA和單片機(jī)的全同步數(shù)字頻率計(jì)的實(shí)現(xiàn)

季霞++陶忠

摘 要 本數(shù)字頻率計(jì)采用以FPGA為核心器件設(shè)計(jì)。設(shè)計(jì)的過(guò)程用VHDL語(yǔ)言實(shí)現(xiàn)測(cè)頻，測(cè)周等模塊，用單片機(jī)進(jìn)行顯示器等硬件控制，C語(yǔ)言實(shí)現(xiàn)其軟件控制。對(duì)于Quartus II設(shè)計(jì)工具而言，與Verilog及VHDL的設(shè)計(jì)流程是完全支持的，Quartus II設(shè)計(jì)工具內(nèi)部嵌入了Verilog邏輯綜合器，Quartus II最大的優(yōu)勢(shì)之一在于能夠利用第三方工具。基于QuartusⅡ的VHDL的設(shè)計(jì)方法電子系統(tǒng)的設(shè)計(jì)方法和“自頂向下”與“自底向上”的設(shè)計(jì)方法。

關(guān)鍵詞 FPGA；頻率計(jì)全同步單片機(jī)

中圖分類號(hào)：TM935 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）19-0013-01

1 Quartus II簡(jiǎn)介

Altera Quartus II的設(shè)計(jì)環(huán)境內(nèi)，擁有諸多完整的設(shè)計(jì)平臺(tái)，對(duì)不同設(shè)計(jì)中的不同需求都能夠較好的滿足，是SOPC開(kāi)發(fā)及單芯片可編程系統(tǒng)的基本設(shè)計(jì)工具，提供了集成綜合環(huán)境為設(shè)計(jì)Altera DSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型。Quartus II設(shè)計(jì)工具內(nèi)部嵌有Verilog邏輯綜合器，它完全支持VHDL，Verilog的設(shè)計(jì)流程，VHDL Quartus II能夠?qū)Φ谌焦ぞ哌M(jìn)行綜合利用，如FPGA Compiler II、Synplify Pro等，可以直接對(duì)這些工具進(jìn)行調(diào)用，使系統(tǒng)更具便捷性。同時(shí)，從功能方面來(lái)分析，Quartus II的功能非常全面，特別是對(duì)于其仿真功能而言，能夠支持第三方仿真工具。除此以外，與MATLAB、DSP Builder相結(jié)合，Quartus II對(duì)基于FPGA的DSP系統(tǒng)的開(kāi)發(fā)也具有明顯的優(yōu)勢(shì)，對(duì)于DSP硬件系統(tǒng)實(shí)現(xiàn)而言，其關(guān)鍵在于EDA工具。

圖1為Quartus II編譯設(shè)計(jì)流程，流程中主要包含了Quartus II自動(dòng)設(shè)計(jì)主要處理細(xì)節(jié)及設(shè)計(jì)步驟，包含設(shè)計(jì)輸入編輯、設(shè)計(jì)分析、適配、編程文件匯編、綜合、編程下載以及時(shí)序參數(shù)提取等多個(gè)環(huán)節(jié)。在該編譯設(shè)計(jì)流程中，也包含了上文所述的EDA標(biāo)準(zhǔn)開(kāi)發(fā)流程。

圖1 Quartus Ⅱ設(shè)計(jì)流程

AHDL是Altera自己公司設(shè)計(jì)、制定的硬件描述語(yǔ)言，Quartus II編譯器支持的硬件描述語(yǔ)言有VHDL、AHDL （Altera HDL）及Verilog HDL，是以結(jié)構(gòu)描述方式為主的一種的硬件描述語(yǔ)言。

Quartus II提供了很多EDA的軟件接口，允許來(lái)自第三方文件EDIF輸入。對(duì)Quartus II設(shè)計(jì)而言，其對(duì)層次化設(shè)計(jì)也是完全支持的，能夠在全新的編輯輸入環(huán)境下，對(duì)模塊的調(diào)用采用不同輸入設(shè)計(jì)方式來(lái)完成，該設(shè)計(jì)方法對(duì)VHDL與原理圖混合設(shè)計(jì)的缺陷很好的進(jìn)行了解決。設(shè)計(jì)完成后，在Quartus II的編譯器會(huì)將錯(cuò)誤報(bào)告給出，然后開(kāi)始進(jìn)行編譯，然后采用波形編輯器對(duì)波形激勵(lì)文件進(jìn)行編輯，對(duì)仿真進(jìn)行時(shí)的激勵(lì)進(jìn)行驗(yàn)證，然后開(kāi)始進(jìn)行仿真。對(duì)仿真和編譯經(jīng)過(guò)檢測(cè)，均沒(méi)有錯(cuò)誤后，此時(shí)可以通過(guò)Quartus II編輯器將下載信息下載到目標(biāo)器件內(nèi)。

2 基于QuartusⅡ的VHDL的設(shè)計(jì)方法

2.1 電子系統(tǒng)的設(shè)計(jì)方法

現(xiàn)代電子系統(tǒng)一般由微處理器子系統(tǒng)、數(shù)字子系統(tǒng)和模擬子系統(tǒng)三大部分組成。芯片數(shù)量大大減少，在芯片設(shè)計(jì)的基礎(chǔ)上，系統(tǒng)體積也縮小了很多，節(jié)約了能耗。

在硬件系統(tǒng)設(shè)計(jì)中，依據(jù)可編程邏輯器件和EDA技術(shù)，對(duì)硬件系統(tǒng)進(jìn)行完整的設(shè)計(jì)，與此同時(shí)對(duì)現(xiàn)階段的電子系統(tǒng)設(shè)計(jì)方法也是一種提高。現(xiàn)階段，只需要簡(jiǎn)單的電腦、EDA軟件及空白芯片，就能夠?qū)?shù)字系統(tǒng)進(jìn)行設(shè)計(jì)。

2.2 “自頂向下”與“自底向上”的設(shè)計(jì)方法

傳統(tǒng)電子產(chǎn)品設(shè)計(jì)，延續(xù)了采用標(biāo)準(zhǔn)通用集成電路芯片的基本設(shè)計(jì)思路，通過(guò)和其他元器件構(gòu)成電路及系統(tǒng)。這種設(shè)計(jì)思路下，所設(shè)計(jì)出的電子系統(tǒng)最大的弊端在于，需要使用大量的電子元器件，種類極其多，體積較大，能耗較多，穩(wěn)定性也不高。隨著集成電路技術(shù)的發(fā)展，對(duì)傳統(tǒng)電子系統(tǒng)設(shè)計(jì)帶來(lái)了革命性的變化，可以在一塊芯片上將成百上千的晶體管及電路集成。其發(fā)展歷程從最早的單元集成半導(dǎo)體集成電路，發(fā)展到部件電路集成，到現(xiàn)在的整機(jī)電路集成和系統(tǒng)電路集成。傳統(tǒng)的集成電路電子系統(tǒng)設(shè)計(jì)廠家，主要提供通用芯片，利用這些芯片構(gòu)成電子系統(tǒng)的自底向上（bottom-up）整機(jī)系統(tǒng)用戶，在這一基礎(chǔ)上，一種新的設(shè)計(jì)方法自頂向下（top-down）也隨之出現(xiàn)。在新的設(shè)計(jì)方法的使用中，設(shè)計(jì)方案包含整機(jī)系統(tǒng)用戶功能設(shè)計(jì)及系統(tǒng)方案設(shè)計(jì)，均有系統(tǒng)關(guān)鍵電路專用集成電路ASIC實(shí)現(xiàn)。專用集成電路是直至完成電路到芯片版圖的設(shè)計(jì)，由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，然后由工廠進(jìn)行加工，或者是利用可編程ASIC進(jìn)行現(xiàn)場(chǎng)編程來(lái)實(shí)現(xiàn)。

在“自頂向下”的設(shè)計(jì)中，行為設(shè)計(jì)是第一步，主要用于確定電子系統(tǒng)的性能、功能、芯片面積等要素。然后進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)芯片及電子系統(tǒng)的特征，分解電子系統(tǒng)為關(guān)系明確、接口清晰、結(jié)構(gòu)簡(jiǎn)單的子系統(tǒng)，由各個(gè)子系統(tǒng)構(gòu)成一個(gè)整體結(jié)構(gòu)。該結(jié)構(gòu)可能包含算數(shù)運(yùn)算單元、數(shù)據(jù)通道、控制單元及各種算法的呢過(guò)。然后將結(jié)構(gòu)轉(zhuǎn)換為邏輯圖，進(jìn)行邏輯設(shè)計(jì)，再將邏輯圖轉(zhuǎn)換成電路圖。在這一過(guò)程中，很多時(shí)候需要硬件仿真輔助，需要對(duì)邏輯設(shè)計(jì)的正確性進(jìn)行確定。最后再將電路圖轉(zhuǎn)換為邏輯圖，即進(jìn)行版圖設(shè)計(jì)。

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