基于SDR的DPSK調制解調器設計

謝 星 田克純 敖發良

（桂林電子科技大學 信息與通信學院，廣西 桂林541000）

0 引言

DPSK 是差分移相鍵控“Differential Phase Shift Keying”的縮寫，是指利用調制信號前后碼元之間載波相對相位變化來傳遞信息，其也是數字調制方式的一種。 運用DPSK 調制技術可用來實現提高混沌通信系統的性能，并且可提高信號的隱藏性。 可編程芯片是軟件無線電的核心，其能夠最大限度地用軟件來實現信號處理以減少模擬前端的運算量，可靈活實現調制解調制式的選擇與平臺的優化升級。 本文基于軟件無線電平臺， 重點研究了DPSK 調制解調系統中的關鍵模塊，如調制端的成型濾波器，解調端的載波同步和位同步。

1 DPSK 調制模塊

本節中將介紹DPSK 調制模塊的設計與仿真驗證， 基本指標如下：

信源速率：64Kbps

中頻載波頻率：1MHz

A/D 與D/A 速率：7.2MSPS

濾波器阻帶衰減：60dB

濾波器通帶衰減：0.001

DPSK 的調制框圖如圖1 所示。

圖1 DPSK 調制系統框圖

DPSK 的調制過程中，重難點在于成型濾波器的設計，下面就這一重點進行研究。

1.1 成型濾波

由傅里葉變換性質可知： 時域有限信號其頻譜是無限延伸的，然而頻帶受限信號其時域是無限延伸的。 因此，若是將差分編碼后的方波直接進行調制，即占用了過多的帶寬，又導致經過頻帶受限的系統解調后，其時域延伸對前后碼元造成干擾，即出現所謂的碼間串擾現象。 實際上，可通過添加一個升余弦滾降濾波環節來解決此問題[1]。 升余弦滾降濾波器不但能夠提供平滑的過渡帶，而且通過改變滾降系數來改變成型信號波形。 其頻域響應為：

時域響應為：

式中：Ts為符號間隔，α 為滾降因子，其取值范圍為0≤α≤1。當α較大時，由式（1）和式（2）知：頻域帶寬較大導致其頻帶利用率較低，而且時域拖尾衰減快對定時精度要求低。當α 較小時：頻帶利用率較高，但是增加了對定時精度的要求。

升余弦滾降系統的帶寬為：

頻帶利用率為：

因此綜合考慮在成型模塊的設計中設置α=0.5。

為滿足奈奎斯特無失真傳輸條件，需對收發機的整體結構進行考慮。信號的傳輸是通過發送濾波、信道和接收濾波器共同實現的。為簡化信道模型，設理想信道即C(Ω)=1。 這樣，原來的升余弦濾波器被分成兩部分：其一，發送端的平方根升余弦濾波器；其二，接收端的平方根升余弦濾波器。 它們之間具有如下關系：

信道模型可以用下圖2 所示。

圖2 信道模型

通過以上分析，成型濾波的模塊設計是采用平方根升余弦濾波器來實現成型的。 因為FPGA 中算法模塊的數據是統一設置成12 位寬，所以在成型濾波之前， 需將差分編碼后的1 位寬碼元映射成12 位寬的數據，對應的規則如圖3 所示。

圖3 符號映射

映射以后，進行10 倍的補“0”內插，即每個數據后面填加9 個“0”，將72K 的數據流變為720K 數據流，根據10 倍內插關系及滾降因子α=0.5 的設置。 將10 倍補“0”內抽后的數據通過平方根升余弦濾波器得到碼元成型后的波形，將適合信道的傳輸。

1.2 內插與混頻

經成型濾波之后，數據流的大小為720K，然而設計的載波頻率為1M，所以還需要進行一次內插處理來提高采樣率。 因為指標中A/D 與D/A 的采樣率設置為7.2M，所以需要完成一個10 倍內插工作。在內插模塊中，用一個帶補償的CIC 完成10 倍內插即可。

經過仿真得到的DPSK 調制波形如圖4 所示。

圖4 DSPK 調制仿真波形圖

上圖中，第一路信號srcos_720k 為10 倍內插前的波形，第二路信號srcos_7200k 為10 倍內插后的波形。可見，經10 倍內插后信號變得更平滑。 第三路信號是在7.2M 的采樣率下乘以1M 載波所生成的時域波形圖，最后送給DA 完成DPSK 調制工作。

2 DPSK 解調模塊

本節將介紹DPSK 解調模塊的設計與仿真驗證，基本指標如下：

A/D 與D/A 速率：7.2MSPS

信源速率：64Kbps

中頻載波頻率：1MHz

濾波器阻帶衰減：60dB

濾波器通帶衰減：0.001

DPSK 解調框圖如圖5 所示。

圖5 DPSK 解調系統框圖

DPSK 的解調過程中，重難點在于載波同步與位同步的設計，下面就這兩個重點進行研究。

2.1 載波提取與下變頻

考慮到實際通信過程中，接收與發送載波之間存在著頻差，就需要通過載波同步來解決此問題。 常用的載波同步方法有：科斯塔斯環(Costas)，平方環，插入導頻法等。本方案將采用Costas 環來實現載波同步。 其原理框圖如圖6 所示：

圖6 Costas 環原理圖

假定環路已鎖定，且輸入信號為m(t)cos(ωct+θ)，并設壓控的輸出及經90°相移之后的輸出為：

式中：ωc為壓控輸出的頻率，φ 為輸出的相位。

接收信號與兩路正交載波相乘之后的表達式分別為：

這兩路信號經低通濾波后為：

所得兩個信號相乘后結果為：

式中：(φ-θ)為壓控輸出與接收載波的相位差，根據數學分析，有當(φ-θ)很小時，sin(φ-θ)≈(φ-θ)，因m(t)為基帶信號，為簡化設m(t)=±1，則式（13）可表示為：

此信號送入環路濾波器， 通過環路濾波器濾除掉高頻分量與噪聲，而允許其近似直流分量通過。 通過這個直流分量控制壓控產生載波，最終使得穩態相位差減少到一個很小的值，而頻率與接收載波一致。由式（11）可見，當環路鎖定時(φ-θ)是一個很小的值，υe就相當于基帶輸出信號乘以一個常數因子，所以Costas 環相當于同時具有提取載波和相干解調的功能。 為使Costas 環效果更好，要求兩路低通濾波器性能完全一樣，這對于數字濾波器來說則輕而易舉。

環路濾波器為Costas 環設計過程中最為重要的一個部分，它決定了環路捕獲帶的大小及捕獲的時間[2]。

其傳遞函數為：

上式中c1與c2值的選取是整個環路跟蹤性能的關鍵。 c1與c2的計算公式為：

式中：ξ 為阻尼系數工程上一般設為0.707，Ko為NCO 的控制字，Kd為鑒相增益，ωn為諧振頻率，T 為NCO 的更新時間。

環路噪聲帶寬的計算公式為：

式中：BL為環路噪聲等效帶寬， 環路濾波器帶寬的大小決定了整個鎖相環的鎖定時間和跟蹤精度。

通過以上分析可知，由于經過混頻和濾波處理，環路濾波器的輸入信號帶寬較小，可在較低的采樣率下處理數據，所以需要采用帶補償的CIC 濾波器， 將正交混頻后的信號做一個10 倍抽取來降低采樣率。 這樣既方便了數字環路濾波器的設計，又降低了后續匹配濾波器的階數。 為體現對頻偏的捕捉能力，設置發送載波為1M，接收端NCO的靜態輸出頻率為998K，頻差為2K。

FPGA 中得出載波同步模塊的仿真波形如圖7 所示。

圖7 Costas 環仿真波形

上圖中，第一路信號為DPSK 調制信號，其載波為1M。第二路為環路濾波器的輸出信號。 第三路為混頻后的信號。 最后一路為對混頻信號做10 倍抽后的信號。 由圖可見，當環路濾波器鎖定時，輸出在一個常數附近波動，以此來控制NCO 產生接收載波。隨著環路濾波器的輸出信號逐漸穩定，混頻信號特征也變得更為明顯，抽取后信號的波形也更為準確。

2.2 位同步

對于接收的碼元，需要用一個同頻率的脈沖序列去判決，且該序列的相位要與最佳采樣時刻一致。 在位同步模塊設計中，采用數字鎖相環的方法來解決此問題。 其結構框圖如下圖8 所示。

圖8 數字鎖相環原理框圖

如果接收的碼元速率為F(Baud)，則鎖相環輸出的同步脈沖序列的頻率也應該為F。令本地時鐘頻率為2NF，經過時鐘整形模塊生成2路頻率為NF 且相位差為180°的窄脈沖序列，這兩路信號分別經扣除門、添加門、與或門后再N 次分頻便可得到頻率為F 的同步時鐘。

經過零提取與相位比較器，可得到同步時鐘與接收序列之間的相位超前與滯后脈沖。 由于扣除門與添加門的輸入脈沖的相位差為180°，即他們在時間上是錯開的。 若是同步時鐘相位超前，通過相位比較器產生的超前脈沖，使得扣除門減少一個輸入脈沖，其分頻器則少計數一次， 從而輸出的同步時鐘相位就滯后2π/N； 如果同步時鐘相位滯后，那么通過相位比較器產生的滯后脈沖，將使得添加門增加一個輸入脈沖，其分頻器則多計數一次，從而輸出的同步時鐘相位就提前2π/N[3]。這樣反復不斷的調整直到同步為止。

此方法每次都添減一個脈沖，它所能改變相位的大小為2π/N，在最壞的情況下(即同步信號與接收信號相位差為π)，需要N/2 次相位調整才能鎖定，最大相位誤差為2π/N。由此可見，當N 越大，則同步誤差越小，同步建立時間也較長；當N 越小，則同步誤差越大，同步建立時間也較短。

本模塊中，設置本地高頻時鐘設為7.2M，兩路相位差180°的窄脈沖頻率為3.6M，接收碼元速率72Kbps，即分頻因子N 為50(3600/72=50)。 位同步模塊的仿真圖如圖9 所示。

圖9 位同步仿真圖

上圖中由第一個光標處可見， 輸出的位同步信號clk_out 明顯滯后，通過反復的調整相位，在第二個光標處對齊。 同步信號的周期，從時間軸的跨度上顯示為0.01386ms， 考慮到相位的不斷調整及誤差因素的存在，與編幀后72Kbps 碼元速率基本一致，設計無誤。

［1］John G.ProakiS.數字通信[M].4 版.張力軍,等.譯.北京：電子工業出版社,2004.

［2］季仲梅,楊洪生,王大鳴,劉正軍.通信中的同步技術及應用[M].北京：清華大學出版社,2008.

［3］張禮勇,楚鶴.數字通信系統中位同步信號提取的FPGA 實現[J].哈爾濱理工大學學報,2008,13(6)：94-97.