多通道實時陣列信號處理系統的設計

楊欣然，吳瓊之，范秋香

（北京理工大學 信息與電子學院，北京 100081）

隨著數字信號處理技術的不斷進步和相應處理能力的不斷提高，數字化陣列雷達以其動態范圍大、掃描波束多、設計靈活性高的特點，已經逐步取代傳統模擬陣列雷達成為高性能陣列雷達的主要研究方向。數字化陣列雷達需要將各個陣列天線接收的信號經過模擬下變頻后經過AD采樣并在數字域內進行信號處理，其典型的信號處理的方法包括數字波束形成（DBF）技術和波達方向估計（DOA）技術等。對于數字陣列雷達而言，對模擬下變頻后的信號完成多通道數據采集、數據處理和傳輸是系統的關鍵部分，對處理系統的同步性能、通道間幅相一致性均提出了很高要求，如進行DBF處理中通道間的不一致性將會影響波束合成后天線的方向圖的特性，使增益下降、旁瓣電平升高。同時數字陣列雷達需要對各個通道采集下的數據實時地完成信號處理和數據傳輸功能，對處理系統的實時處理能力和信號吞吐能力提出了一定挑戰。

本文介紹了一種針對DBF處理的多通道陣列信號處理系統的設計方案，以Xilinx的XC7K325T FPGA為核心，完成了20通道的中頻數據采集，并在FPGA內完成數字波束合成功能，可以同時完成8個波束指向的合成，并且將合成后的數據通過RapidIO結果傳輸至實時處理機進行進一步的處理。

1 系統設計原理和組成

本系統由數據采集模塊和波束合成與傳輸模塊兩部分組成，系統框圖如圖1所示。

20路模擬中頻輸入通過SSMC連接器輸入，由5片四通道A/D芯片AD9653采樣后，通過LVDS接口串行輸出到到FPGA的ISERDES輸入模塊中完成串并轉換，并在FPGA內完成數字下變頻、I/Q變換、低通濾波以及數字波束合成功能。波束合成后的數據在FPGA中封裝成RapidI/O協議的數據幀，通過QSFP接口傳輸至相應的信號處理系統或存儲記錄系統中。數字波束合成及數字切副瓣處理中需要的權值由上位機通過RS-422接口輸入到FPGA。同時軟件部分還可提供幅度和相位補償參數接口。FPGA外接1個256MBx16bit的DDR3 SDRAM，以緩存一定量的原始數據和波束合成處理后的數據。

1.1 數據采集模塊設計

數據采集模塊是系統設計的關鍵部分和主要困難所在，該模塊需要完成20通道的數據采集，并在保證信噪比的同時使AD各通道間串擾和通道間的不一致性盡可能低。這需要在AD的選型、AD前端耦合電路設計，AD電源的去耦和濾波，PCB布局布線等方面做精心的設計。考慮到本模塊中數據采集部分中通道數量多，與使用許多個單通道ADC相比，使用單片內多通道ADC具有提高系統集成度、降低系統實施難度、減少系統功耗等諸多優勢，在經過初期調研和選型后，決定采用 ADI公司的 4通道、16bit、高速 ADC--AD9653。

圖1 系統結構框圖Fig.1 Diagram of the system structure

AD9653主要性能指標如下：

采樣通道數：4

最大采樣率：125 Msps

模擬帶寬：650 MHz

位數：16 bit

信噪比：76.5 dBFS

無雜散動態范圍：90 dbc

針對本模塊中要求的20路中頻數據采集，使用5片AD9653即可滿足需求，極大地簡化了系統設計。其優越的信噪比和動態范圍可滿足絕大部分中頻接收機對采樣精度的要求。

圖2 AD輸入時鐘抖動與信噪比的關系Fig.2 Diagram of relationship between AD input clock jitter and SNR

在選定AD芯片的同時，需要根據AD所要求達到的信噪比選定相應的時鐘分發芯片，這是由于AD的信噪比不只由AD本身及其外圍電路決定，也和AD輸入時鐘的抖動有關。圖2顯示了理想ADC輸入時鐘抖動與信噪比的關系，通過ADC位數和輸入時鐘抖動兩條線的交點處確定給定模擬輸入信號頻率時ADC最多可容忍的總時鐘抖動量，即考慮抖動因素的具有無限的分辨率的理想ADC的信噪比應大于等于指定位數的理想ADC的量化噪聲SNRbit=6.02N+1.76，對于16位ADC，其量化噪聲為98 dBFS，可以得到在輸入時鐘抖動小于50 f s的情況下，ADC的信噪比不會發生惡化。但目前受時鐘分發芯片性能的限制，目前時鐘扇出超過5路的時鐘分發芯片可達到的最小抖動都超過50 f s，故本設計中采用用于要求低抖動的高速應用的時鐘分發芯片ADCLK948，時鐘抖動為75 f s，最大輸出頻率4.8 GHz，以最大程度的保證ADC的有效位數盡可能少的收到時鐘抖動的影響。

由于AD9653采用差分輸入，而中頻接收機輸出為單端信號，故采用高頻變壓器耦合方式完成單端信號到差分信號的轉換，變壓器耦合前端能夠驅動較高頻率而無明顯的插入損耗，多匝比率變壓器還能提供無噪聲增益，相對于使用運放進行耦合有明顯的優勢。為保證模擬輸入信號的信號完整性，需要在變壓器的副邊進行端接，對于匝數比為1:1的變壓器而言，為了獲得在原邊側50Ω的阻抗，需考慮變壓器的插入損耗和回波損耗，根據回波損耗計算出副邊所需要的匹配的阻抗大小。在進行PCB布線時需保證單端模擬信號到高頻變壓器的走線盡可能短，使其盡快轉換為差分信號，提高信號的抗干擾性能。

AD芯片的電源部分是系統噪聲基底的重要影響因素，為了減小從電源部分引入的噪聲每個電源管腳和地之間均加入多個不同容值退耦電容提高電源抑制比，在PCB中盡量靠近供電管腳放置。為了減小不同容值的電容并聯后產生的反諧振影響電容的去耦性能，在不同容值的電容間串聯鐵氧體磁珠，構成pi型濾波電路。為了盡可能旁路高頻噪聲，在靠近模擬電源管腳處放置使用了在高頻段有很高插入損耗的三端子穿心電容。在PCB疊層設計時讓電源平面層和地平面層盡量靠近，通過平面層之間的層間耦合電容使得PCB本身具備高頻去耦能力，進一步提高電源部分的抗干擾能力。

同時AD芯片的數字電源和模擬電源分開供電，各片ADC芯片的模擬電源也采用單獨供電，從而減小數字端對模擬端的干擾和芯片間的串擾，提高通道間的隔離度。

1.2 波束合成與傳輸模塊設計

圖3 波束合成與傳輸系統流程圖Fig.3 Diagram of beamforming and transmission system

系統的信號處理、傳輸流程如圖3所示，FPGA中ISerdes模塊完成對通過LVDS接口輸入的AD采樣信號的串并轉換，轉換得到16 bit位寬的數字信號；DDC模塊對每個通道的中頻信號進行數字下變頻和低通濾波處理得到正交基帶信號 （I、Q兩路）；DBF模塊對16路信號進行數字波束合成，同時完成8個方向的數字波束合成；Rapid IO模塊將8路數字波束合成后的信號通過QSFP接口傳輸至實時處理機完成信號的進一步處理或存儲。

圖4 DDC模塊信號處理框圖Fig.4 DDCsignal processing module diagram

圖4 為數字下變頻模塊信號處理框圖。主要模塊包括：數字本振生成，IQ混頻，低通濾波。數字本振由的DDSIP核實現，輸出16 bit位寬的正交的單點頻信號，20路AD采樣后中頻輸入信號可共用一個數字本振。輸入信號與本振產生的兩路正交信號經過數字乘法器相乘后即可得到信號的同相支路和正交支路，經過數字濾波器進行低通濾波后即可得到正交解調后基帶信號。

由于本系統中由于基帶信號帶寬為4 MHz，而采樣率為40 MHz，若將基帶信號全部進行波束合成處理和上傳，對FPGA的數據處理能力和數據吞吐量都造成很大壓力，根據采樣定理，可對過采樣信號進行抽取以降低數據量并且不損失信號中的信息。本系統對低通濾波后的數據進行4:1抽取后送入波束合成模塊。20路I/Q信號分別與對應方向的復系數相乘累加得到一個方向的數字波束。

由于系統需要同時完成8個波束指向的合成，如果直接計算總共需要在FPGA內使用20*8=160個復乘器，相當于160*4=640個乘法器資源，資源消耗超過XC7K325T中乘法器資源的80%。由于抽取后基帶I/Q信號的數據率只有10 MHz，而FPGA系統時鐘可遠高于此，故可通過對乘法器進行時分復用解決系統乘法器資源消耗過大這個問題。計算一次復數乘法需要兩個系統時鐘周期，考慮到乘法器的延時，當FPGA系統時鐘為160 MHz時，4路基帶I/Q信號時分復用一個復乘法器，20路總共需要5個復乘器，合成8路波束信號共需40個復乘器，一個復乘器包含兩個乘法器，所以DBF單元最終實現共需乘法器80個，極大地緩解了FPGA內乘法器資源的壓力。

本系統需要將8個波束指向的波束合成結果同時進行上傳，每一指向數據位寬為16Bit，總數據率達到2.5 Gbps。若使用傳統的并行線纜傳輸，則需要百余根信號線，不利于系統的集成和裝配，而使用LVDS接口傳輸，單路數據率一般不超過1 Gpbs，需要多路傳輸才可滿足要求。故本系統中選擇了采用高速串行通信中常用的Rapid IO協議，協議單通道速率理論上最高可達6.25 Gbps。并采用了同時具有4路光纖接口的QSFP模塊，4個通道最高速率理論上可達4*6.25 Gb=25 Gb/s，由于Rapid IO協議采用8B/10B編碼，并考慮到編碼開銷以及一些包頭開銷，4個通道實際傳輸速率最高可達為20 Gb/s。本系統中使用了兩個QSFP接口，可根據實際應用需要向與實時處理機上傳數據的同時同其他模塊（如高速存儲模塊）進行數據傳輸，增強了模塊應用的靈活性。

2 系統性能測試

數據采集系統是實時信號處理系統的基礎，衡量數據采集系統的指標包括其靜態性能和動態性能。對于陣列信號處理而言，由于動態性能主要描述了ADC采樣和重現模擬信號的能力，直接影響后續信號處理的精度，故而對動態特性的指標更為重視。多通道數據采集系統除了一般動態性能中關注的有效位數、無雜散動態范圍等指標，對各個通道的一致性也需進行測試。

本系統測試中采用FFT法對采集系統的有效位數和幅相一致性進行測試，信號源輸出51 MHz，幅度以經過功分器后幅度達到－1 dBFS左右為準，測試信號由安捷倫 8648B信號源產生；功分器輸出信號通過帶通濾波器 （通帶范圍47.5～52.5 MHz）以減少信號源噪聲對測試結果的影響。ADC采樣的數據在FPGA內完成傳兵轉換后，可在ChipScope中觀察并導出。對導出的數據做FFT，在（0，）區間內尋找功率譜的峰值點，即為信號功率Psignal。由于前端使用了帶通濾波器，故在計算有效位數時噪聲功率是可認為在濾波器阻帶范圍內的噪底是ADC及其前端電路產生的噪聲，故計算噪聲時由一段阻帶范圍內的噪聲得到噪聲功率的平均值，將噪聲功率的平均值乘以得到噪聲功率Pnoise，并根據有效位數。

FFT計算時還需注意截斷誤差的影響，截斷會使譜分析精度受到影響。如果時域信號是周期性的，而截斷又按整周期取數，信號截斷不會產生問題，因為每周期信號都能代表整個周期信號變化情況。這就是所謂的相干采樣。采取相干采樣的辦法，需要正確地選擇測試信號頻率，使時域樣本正好包含整數個周期的信號，可以完全消除頻譜泄露的影響。下式是相干采樣要滿足的條件間正弦周期的整倍數，M為在采樣的樣本數，M和Mc互為素數。fin為輸入正弦測試信號的頻率，fs為采樣頻率。使用相干采樣是最理想的處理辦法，可以避免頻譜泄露。

有效位數測試結果如圖5所示。

圖5 AD有效位數測試結果Fig.5 Result of AD ENOB test

對ADC的多通道一致性主要關注其幅度一致性和其延遲（相位）一致性，道ADC的幅度一致性是指在相同的正弦波輸入下，由于ADC前端電路的差異、不同片ADC和同片ADC不同通道之間差異造成的ADC采集結果幅值的差異。測試中分別求取信號的功率譜密度，在各自的功率譜中找到最大值點。設從兩個通道中得到的最大值點分別為和，則幅

而其延遲 （相位）一致性是指ADC采集結果相位的差異，影響信號相位的因素有兩個，分別是通道延遲和附加相位，設通道延遲為，附加相位為θ。由于對正弦信號而言，無法區分相位變化是哪種因素引入的，在正弦信號作為測試信號時，考慮到不同ADC的工作差異也主要體現在真實采樣時刻和采樣時鐘的延遲差不同，因此利用正弦信號作為測試信號時，忽略附加相位θ，即認為只有通道延遲τ。測試中利用時域延遲和頻域相位的對應關系，即：x（t-τ）?X（j2π f）exp（-2πfτ）從頻譜中讀取正頻譜部分最大值點的相位φ+，則延通道2相對于通道1的延遲量為：Δτ=τ2-τ1

AD通道一致性測試結果如表1和表2所示。

表1 同片AD各個通道間一致性Tab.1 Test result of homogeneity of each channel in same ADC

表2 不同片AD各個通道間一致性（選取各AD的一通道測試）Tab.2 Test result ofhomogeneity of each ADC

3 結 論

本文介紹的系統具有良好的性能，實現了陣列信號處理算法的實時處理。測試結果表明 ，采集系統不僅具有高達11.5 bit的有效位數 ，而且還具有低至200 p的通道延時差，性能指標完全符合設計要求，為信號的實時處理奠定了基礎，已在某雷達接收機當中得到了成功應用。

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