基于超寬帶采樣保持器的數字接收機設計?

(中國電子科技集團公司第三十八研究所,安徽合肥230088)

0 引言

軟件無線電(SDR)是無線通信技術發展的重要方向。軟件無線電的關鍵思想之一是將數據采集系統盡可能地向射頻前端靠攏,因此直接射頻采樣技術逐漸成為數字接收機的重要發展趨勢[1-2]。近年來,隨著超寬帶技術的發展,高速和寬帶采樣已經成為軟件無線電的基本要求,但由于目前ADC器件的水平限制,采樣率和帶寬遠遠達不到實際應用的需求,因此直接射頻采樣技術在高速超寬帶數據采集系統中的應用受到了很大的限制。

采樣保持器(SHA)是ADC芯片的重要組成部分,采樣保持器的性能直接影響著ADC芯片的轉換速度和精度。本系統采用外置高性能采樣保持器1821TH+ADC芯片的架構進行設計,彌補了原有ADC芯片模擬輸入帶寬不足的缺點,實現了超寬帶信號的直接射頻采樣。

1 采樣保持器

采樣保持器的簡易工作原理如圖1所示[3]。采樣保持器的作用是跟蹤和保持模擬輸入信號的電平值。其工作狀態有采樣狀態和保持狀態兩種。采樣狀態和保持狀態的工作周期等于采樣時鐘周期。采樣開關導通時,為采樣狀態,此時采樣保持器對模擬輸入信號進行跟蹤;采樣開關斷開時,為保持狀態,采樣保持器保持為斷開瞬間的輸入信號電平值。采樣保持器的最大采樣時鐘由采樣保持器的孔徑抖動、帶寬等因素決定[4]。

圖1 采樣保持器的工作原理

本系統中采用的采樣保持器為Inphi公司生產的1821TH,最大采樣率為2 GS/s。該芯片采用主從設計,包含兩級采樣保持電路。輸入端可以是單端信號或差分信號,輸出差分信號。主從兩級采樣保持器可以共用一路時鐘,也可各自供應時鐘。該采樣保持器的模擬輸入帶寬對小信號可達18 GHz,對0.5 Vpp的信號可達15 GHz,對1 Vpp的信號可達12 GHz[5]。極寬的輸入信號帶寬,可以省去模擬下變頻電路,降低設計復雜度,提高系統性能。

2 系統組成及工作原理

基于采樣保持器的直接射頻采樣數字接收機是基于FMC架構進行設計的,其結構框圖如圖2所示[6]。FMC標準為ANSI標準,由FPGA廠家及其用戶聯合制訂[7]。該接收機按照子母板架構進行設計,母板和子板之間通過FMC連接器相連。FMC母板為通用型電路板,FMC子板為功能性AD子板,另外預留一個時鐘子板。在系統需求變化時,只需重新設計AD子板,降低了設計復雜度,節省了成本。

圖2 基于FMC的數據采集系統框圖

FMC母板包括一片Virtex-7和相應的配置電路、時鐘管理模塊、光模塊、電源模塊以及接口模塊。在硬件上實現FMC子母板的電源供應和時鐘供應功能、數據傳輸功能以及接口控制功能等。FPGA固件實現相關芯片配置、時鐘信號管理、復位信號管理、數字下變頻、數據緩存和傳輸等功能。由于FMC母板統一進行電源供應,可以輸出3.3 V和1.8 V兩種電壓,因此,對于常規的數據采集設計,ADC子板不需額外進行電源電路設計。FMC母板上的時鐘合成電路用于合成光纖傳輸的參考時鐘,時鐘子板對兩個采樣子板的采樣時鐘進行備份。通過FPGA配置,可以實現信號采樣、數據處理和光纖傳輸的時鐘全相參。

FMC母板上可以裝載兩個ADC子板,本系統只用到其中一個。直接射頻采樣數字接收機的ADC子板設計在第3節詳細論述。

3 ADC子板設計

采用SHA+ADC架構的直接射頻采樣數字接收機通過一個FMC的ADC子板來實現,ADC子板的結構框圖如圖3所示。

圖3 ADC子板的結構框圖

從硬件上看,ADC子板可以分為數據通路和時鐘通路。數據通路描述射頻信號的處理流程。射頻信號通過ADC子板的SMA連接器進入采樣保持器,經過采樣和保持,輸出差分臺階信號,進入相對低速的ADC進行A/D變換,這樣便彌補了低速ADC芯片無法采樣高頻信號的不足。ADC芯片采用國家半導體公司的8位雙通道ADC——ADC08D1500。該芯片采樣率最高可達1.7 GS/s。雙通道ADC通過Time-Interleaved技術,采樣率可以達到3 GS/s以上[8]。本設計中,雙通道ADC的采樣率均設置為1 GS/s,拼接后的采樣率為2 GS/s。

時鐘通路的功能是為數據采集子板的采樣保持器和ADC供應時鐘。頻率合成器輸出兩路2 GHz的時鐘信號,一路作為采樣時鐘供給采樣保持器,另外一路送入分頻器。頻率合成器采用ADI公司的ADF4350,內置VCO,輸出頻帶寬,可以覆蓋137.5～4 400 MHz[9]。該路時鐘經過二分頻之后,進入LMK01020芯片。該芯片可以產生可控時延,用于調整采樣點的位置。調整的基本原則是采樣時刻對應輸入臺階信號的中間附近。經過時延調整之后的1 GHz時鐘信號送入ADC模塊,作為ADC的采樣時鐘。

4 FPGA固件設計

本設計中的FPGA固件功能主要是時鐘管理、復位信號管理、ADC芯片配置、時延芯片配置、數據解串和數據整理[10]。在實際應用中推廣時,可以根據需求,增加數據傳輸和接口管理等功能,完成完整的固件開發。

另外,本設計采用Chipscope軟件抓取FPGA中的信號進行實時查看,并可存取ADC數據到計算機進行頻譜分析。

5 測試結果

設計完成后,用信號發生器輸入射頻信號,進行數據采集,保存數據,用MATLAB對ADC數據進行頻譜分析。數據采集過程中,對頻率為0～18 GHz的射頻信號進行了全面測試,本文中重點比較和分析頻率高于10 GHz的高頻信號。測試信號為點頻。依次輸入頻率為10.4 GHz、11.6 GHz、…、18.4 GHz,且幅度為8 d Bm的信號,用2 GS/s采樣率進行采集。測試結果如表1所示。

表1 不同頻率射頻信號的信噪比測試結果

10.4 GHz射頻信號輸入時的頻譜響應如圖4所示。

圖4 10.4 GHz射頻信號輸入的頻譜響應

18.4 GHz射頻信號輸入時的頻譜響應如圖5所示。

圖5 18.4 GHz射頻信號輸入的頻譜響應

從表1可以看到,輸入信號為10.4 GHz時,信噪比可以達到37.9 d B,信號頻率逐漸增加到18.4 GHz時,信噪比也基本隨之下降。信號頻率小于15 GHz時,信噪比基本在35 d B以上,對8位ADC芯片而言,可以滿足常規的數據采集設計需求。輸入信號頻率增加到15 GHz以上時,信噪比下降劇烈。對比圖4和圖5,信號頻率為10.4 GHz時,輸入信號功率約為-7.1 d Bm,而信號頻率為18.4 GHz時,輸入信號功率下降到-19.8 dBm。因為信號源帶寬限制,信號功率下降明顯,影響了信噪比的測試。由此,本設計實現了低速ADC對寬波段射頻信號的直接采樣。

需要說明的是,本文設計的數字接收機可以接受超寬帶的射頻信號輸入,但由于采樣保持器1821TH的最大采樣率為2 GS/s,因此,輸入射頻信號的帶寬不能超過1 GHz。

6 結束語

本系統采用高性能的采樣保持器,基于SHA+ADC的架構,設計了一種支持超寬帶信號輸入的數字接收機,用低速ADC芯片實現了射頻信號的直接采樣。本文首先介紹了超寬帶數據采集系統的組成和工作原理,然后重點介紹了寬帶數據采集子板的硬件設計,簡要介紹了FPGA的固件設計。測試結果顯示,輸入信號頻率增加到14.4 GHz時,接收機信噪比仍可達到35 dB以上,可以滿足常規數字接收機的系統需求,具有一定的應用價值。

[1]TSUI J.寬帶數字接收機[M].楊小牛,陸安南,金飚,譯.北京:電子工業出版社,2002:7-13.

[2]楊小牛,樓才義,徐建良.軟件無線電原理與應用[M].北京:電子工業出版社,2001:28-31.

[3]趙巖,敬守釗.高速采樣保持電路設計[J].測試測量技術,2011(9):4-6.

[4]SHEINGOLD D.Analog-Digital Conversion Handbook[M].3rd ed.Englewood Cliffs,NJ:Prentice-Hall,1986.

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