高速數據采集傳輸系統的設計與實現

高新平

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

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高速數據采集傳輸系統的設計與實現

高新平

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

摘要為了應付電子戰復雜電磁環境，具有寬的輸入帶寬是數字偵察接收機應當滿足的必備條件之一。輸入帶寬越寬，則采樣速率和輸出的數據率也越高。圍繞寬帶數字偵察接收機的2個主要環節即高速ADC采集和數據傳輸，提出并實現了基于高速采樣器、大規模 FPGA和萬兆以太網的高速數據采集傳輸方案。該方案有效地解決了采樣率高達5 Gsps的A/D采樣和高流量采樣數據實時傳輸問題。在遠程監控終端的控制下，系統完成高速數據采集和傳輸，具有高度的靈活性和可擴展空間。

關鍵詞高速采樣器；FPGA IP核；萬兆以太網；高速數據采集傳輸

0引言

為了適應電子戰日益復雜的電磁信號環境，對數字偵察接收機的輸入帶寬要求越來越寬。這是由于偵察接收是非協作偵收，偵收之前并不確定輻射源的頻率﹑帶寬及持續時間等信息。寬開輸入可以降低系統的響應時間﹑增大截獲概率﹑提高對復雜信號的接收處理能力[1]。而根據奈奎斯特采樣定理和帶通信號采樣理論[2]，采樣速率至少是信號帶寬的2倍，所以寬帶偵察接收機對采樣速率的要求也越來越高。

根據寬帶偵察接收機的需要，提出了一種基于高速采樣器和大規模FPGA實現的高速數據采集傳輸系統設計方案，實現了采樣率高達5 Gsps、采樣位寬10 bit的A/D采樣并保證高流量采樣數據實時可靠傳輸。

1高速數據采集傳輸系統總體方案

本設計基于高速采樣器EV10AQ190、大規模FPGA XC6VSX315T和萬兆以太網，主要實現了采樣速率為5 Gsps的高速數據采集、數據接收、降速處理及數據的實時傳輸等功能。

高速數據采集：數據采集以高速采樣器EV10AQ190為核心，采用精確的時鐘相位控制技術，實現單通道5 Gsps，轉換位數10 bit的高速采樣，能夠完成輸入帶寬達3.2 GHz的模數變換。

數據接收及降速處理：數據接收及降速處理以大規模FPGA XC6VSX315T為核心，利用輸入串并轉換邏輯資源和輸入延遲單元，實現采樣數據的可靠接受和降速處理。

數據傳輸：數據傳輸是以萬兆以太網為核心，將降速后的數據組幀和打包處理后通過萬兆以太網實時輸出。

高速數據采集傳輸系統原理如圖1所示。

圖1　高速數據采集傳輸系統原理

2高速數據采集傳輸系統設計

高速數據采集傳輸系統設計主要分為高速數據采集設計、時鐘設計、萬兆以太網設計、電源設計及FPGA軟件設計。

2.1　高速數據采集設計

ADC選用EV10AQ190，可支持四通道最高采樣率1.25 Gsps或二通道最高采樣率2.5 Gsps或單通道最高采樣率5 Gsps的數據采集。本設計采用單通道5 Gsps模式。采樣結果分別由A、B、C及D四個端口共同輸出，每個端口10 bit數據輸出，速率為1.25 Gsps。4路高速數據送入FPGA后，進行進一步降速處理，高速數據采集部分硬件圖如圖2所示。

設計中利用FPGA產生SPI總線控制ADC，通過控制增益、偏移和相位等優化采樣性能，同時控制FPGA的工作模式和帶寬以適應不同工作場合的需要，運用非常靈活[3]。

在高速數據采集模塊設計中，由于采樣器工作的頻率非常高，所以對PCB走線中部分關鍵信號進行了信號完整性仿真。仿真軟件用的是HYPERLYNX8.0。仿真中通過對疊層分布﹑線寬和線間距的控制進行信號完整性分析，最后按照最優仿真結果對PCB設計。

2.2　時鐘設計

采樣時鐘由頻率綜合器提供，系統控制器通過SPI總線對頻率綜合器進行配置，以實現對不同采樣率的要求。頻率綜合器可以提供25~30 00 MHz的時鐘頻率。

其他所用時鐘由2片AD9523來提供，其中需要為FPGA提供6路頻率為156.25 MHz的參考時鐘，為BCM8725提供6路156.25 MHz的參考時鐘，為千兆PHY芯片提供25 MHz時鐘等。

2.3　萬兆以太網設計

10 GbE以太網采用MAC加PHY加光纖模塊的結構進行設計。MAC用FPGA的IP核實現。PHY采用專用芯片(BCM8725)，完成萬兆以太網物理層的各項功能。BCM8725和FPGA之間有2組互相獨立的XAUI接口，每個XAUI接口包含4個lanes差分通道，每個通道的速率為3.125 Gbps[4]。在本設計中PHY芯片使用LAN PHY模式，數據有效傳輸速率為10 Gbps；一共有6組XAUI接口和FPGA相連，能夠實現6路萬兆以太網同時傳輸，有效數據傳輸速率最高達60 Gbps。

2.4　電源設計

設備使用220 V交流電供電，通過電源模塊產生+12 V直流電源給板卡直接供電，板卡內部生成所需各種電源，同時在電源設計中加了濾波和去耦等。

2.5　FPGA軟件設計

FPGA是實現高速數據采集和傳輸的核心部分，主要完成AD采樣時序校正及數據降速預處理、采樣數據組幀處理和萬兆以太網MAC層接口實現等功能。

2.5.1AD采樣時序校正及數據降速處理

采樣器EV10AQ190采用雙沿采樣模式，并且同步時鐘工作在DDR模式，所以當采樣率為5 Gsps時，采樣器內部首先將采樣數據分成4路輸出，每路數據速率為1.25 Gbps，這樣進入FPGA的隨路時鐘就高達625 MHz，就FPGA而言，625 MHz對時序要求近乎苛刻，所以為了有效的進行數據處理，必須進行降速，從而使時鐘能夠滿足FPGA時序電路要求。

數據的降速處理主要通過ISERDES模塊完成，它是專用的串并轉換器，具有專門用來幫助實現高速源同步應用的特定時鐘控制和邏輯功能。

一個ISERDES模塊最多可以支持6個數據位，即1∶6解串，構建大于1∶6的串并轉換器需要用2個ISERDES模塊。每個I/O模塊中有一主一從2個ISERDES模塊。通過將主ISERDES的SHIFTOUT端口連接到從ISERDES的SHIFTIN端口，可以將串并轉換器最大擴展到1∶10(DDR)[5]。在ISERDES模塊中需要用到2個時鐘[6]：一個是高速輸入時鐘(CLK)，用來對輸入串行數據流進行時鐘控制；另外一個是分頻時鐘輸入(CLKDIV)，用來驅動串并轉換器，其通常是CLK的一個分頻版本。在本設計中，使用串并轉換器將數據擴展到1∶8，高速輸入時鐘為625 MHz，輸入的串行數據速率為1.25 Gbps，經過降速后將1路串行數據分成8路，每路的數據速率和時鐘速率都為156.25 MHz。

由于進入FPGA的數據速率非常高，所以很有可能時序不穩定，經過FPGA后得到的采樣數據會出現毛刺，在實際的調試過程中也的確存在這個問題。在本設計中是通過采樣時序校正來解決這個問題。采樣時序校正處理如圖3所示。

圖3　采樣時序校正處理

采樣器設置為測試模式，使其不斷的發送固定循環數據，DSP對IODELAY的延遲進行控制，將最后得到的采樣數據和正確數據進行比對，并將結果返回給DSP，最后DSP挑出滿足時序的配置對IODELAY進行配置。

2.5.2采樣數據組幀處理

采樣數據降速處理之后，需要將采樣數據按照MAC層要求的輸入格式組幀，一幀數據包括目地地址、源地址、數據類型、采樣數據[7]和時標；在FPGA中的實現流程為：將采樣數據緩存到FIFO中，當數據量達到所設定的值時將數據讀出，并在采樣數據之前加上目的地址、源地址、數據類型和時標。加上時標之后解決了多路數據間的同步問題，為接收端還原采樣數據提供依據。數據輸出的同時產生一幀數據相對應的起始標志，數據結束標志和數據有效標志。

2.5.3萬兆以太網MAC層接口設計

設計中萬兆以太網整個MAC層以及相對應的輸入輸出接口都是在FPGA中實現[8]，實現框圖如圖4所示。數據的處理流程為：將組幀數據送入數據控制模塊進行流量的控制，數據流量控制模塊主要是對輸入幀數據流進行緩存，并對幀速率進行控制，即當輸入數據速率大于以太網接收的速率它就會進行丟幀處理[9]，以確保以太網數據發送正常；再將數據送入MAC核進行幀的封裝、解封、地址匹配、保證最小最大的長度、CRC校驗[10]等；最后通過XAUI核進行MAC核接口和PHY接口的轉換，將數據送入PHY模塊。

圖4　10GbE MAC層接口設計

3系統測試

在本系統中主要測試了萬兆以太網傳輸的誤碼率和采樣器的無雜散動態范圍這兩項性能。

萬兆以太網傳輸誤碼率測試的方法是通過萬兆以太網不斷循環發送一組已知數據，在接收端對接收數據進行分析測試，測試結果：在傳輸數據速率小于8.4 Gbps時，沒有發現丟數據幀的現象，數據的誤碼率為0，滿足系統要求。

采樣器的無雜散動態范圍測試的方法是在采樣率為5 Gsps、輸入分別為620 MHz和1 200 MHz單音信號(按照采樣器數據手冊中的說明選擇的輸入頻點)時進行測試。最后經過高速數據采集與傳輸系統輸出的采樣數據頻域圖如圖5所示。

圖5　輸出采樣數據頻域

從采樣數據頻域圖可知，當采樣率為5 Gsps、輸入單音信號為620 MHz時，SFDR達到54.58 dBc，滿足系統大于53 dBc的要求; 當采樣率為5 Gsps、輸入單音信號為1 200 MHz時，SFDR達到50.23 dBc，滿足系統大于50 dBc的要求。

綜合以上2項測試，高速數據采集傳輸系統能夠滿足系統指標要求。

4結束語

高速數據采集傳輸系統的高達5 Gsps的采樣率為大寬帶采樣甚至射頻直采奠定了基礎，同時系統采用了萬兆以太網進行數據傳輸，使得傳輸速率快、傳輸距離遠、傳輸可靠性高，具有較大的應用價值。系統僅包括高速數據采集傳輸板、頻率綜合器和電源模塊3個部分，整個系統關鍵技術都集中在大規模FPGA中實現，這樣不僅降低了設計難度，而且減少其他芯片的數量，使得設計成本和整個系統的功耗都大為降低，為以后工程應用打下了良好的基礎。

參考文獻

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高新平女,(1985—)，工程師。主要研究方向：數字信號處理、高速電路設計。

Design and Implementation of High Speed Data

Acquisition and Transfer System

GAO Xin-ping

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

AbstractTo be adapted to the complicated electromagnetic environment of electronic warfare,digital reconnaissance receivers must have wide bandwidth.The wider the bandwidth is,the higher sampling rate and output rate are required[1].On the two topics of wideband digital reconnaissance receiver,that is,high rate sampling and high speed data transfer,the paper proposes and implements a high speed data acquisition and transfer system based on high speed ADC,FPGA and 10Gb Ethernet.The system solves the problem of high rate sampling and high speed data transfer effectively.Finally,under the control of a remote monitoring terminal,the system completes high speed data acquisition and transfer successfully,which shows its good extensibility and flexibility.

Key wordshigh speed ADC; FPGA IP Core; 10Gb Ethernet; high speed data acquisition and transfer

作者簡介

基金項目：國家部委基金資助項目。

收稿日期：2015-03-06

中圖分類號TN919.3

文獻標識碼A

文章編號1003-3106(2015)06-0041-03

doi:10.3969/j.issn.1003-3106.2015.06.12

引用格式：高新平.高速數據采集傳輸系統的設計與實現[J].無線電工程，2015，45(6)：41-43,54.