采樣率可編程的數據采集器設計*

季　偉，蘇淑靖

(中北大學儀器科學與動態測試教育部重點實驗室，太原030051)

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采樣率可編程的數據采集器設計*

季偉，蘇淑靖*

(中北大學儀器科學與動態測試教育部重點實驗室，太原030051)

摘要:針對數據采集設備采樣率固定，通用性差的問題，提出了一種通過編程實現采樣率可選擇的數據采集器的設計方法。設計中應用開關電容濾波器，實現了截止頻率可以改變的抗混疊濾波器設計。通過VHDL程序對采樣、編幀方式的控制，實現了采樣率可選的采集器設計。實驗表明，采集器可選擇1 ksample/s、5 ksample/s、10 ksample/s、25 ksample/s、50 ksample/s這5種采樣率采集10 kHz以下的信號，具有實用價值和通用性。

關鍵詞:數據采集;采樣率可編程;抗混疊濾波器;截止頻率可調

項目來源:總裝備部電子信息基礎部電子裝備局項目

隨著數字化技術不斷深入的今天，數據采集技術已經成為信號處理過程中的重要環節［1］。而目前很多數據采集的產品都專注于高采樣率，它們往往存在采樣率單一的問題。有些多采樣率的產品，只是各個通道的采樣率不同，并不能調整通道采樣率［2－4］。為避免信號失真，不同頻率的信號需要不同的采樣率來采集。采樣率的單一固定，使設備的通用性受到限制，測試成本增加。這就使可編程采樣率的采集器的設計顯得越來越重要。設計采樣率可選的采集器，首先需要解決抗混疊濾波器的截止頻率可調和數據編幀的問題。開關電容濾波器的截止頻率可以隨外部輸入的時鐘信號而改變。大規模可編程器件FPGA具有體積小、改動靈活方便、性能高、功耗低、效率高的特點［5］。它們的出現為采樣率可選的采集器的設計提供了可能性。

本文提出了一種采樣率可編程的數據采集器設計，該采集器可測試0～5 V，頻率小于10 kHz的正弦信號，采樣率可設置為1 ksample/s、5 ksample/s、10 ksample/s、25 ksample/s、50 ksample/s 5種。多種可選擇的采樣率，使本采集器具有較高的通用性。

1　總體方案設計

由于使用空間限制和多通道采集要求，本設計采用了兩個采集模塊，每個模塊16路模擬輸入，如圖1所示。模擬電壓信號從采集模塊輸入采集器，通過調理模塊把輸入信號調理到A/D模塊的模擬輸入范圍之內，之后A/D模塊把經過調理的模擬信號轉換成數字信號。數字信號由FPGA及其配置電路組成的控制模塊進行采樣、編幀、傳輸處理;背板為采集模塊供電，并通過控制線實現采集模塊的同步采集。USB接口實現采集卡與計算機的通信。計算機中安裝的上位機軟件可以分析還原上傳的數據，下發命令控制采集器的復位、采集和采樣率的設置。

圖1　系統總體設計圖

2　調理模塊設計

2.1電壓跟隨器與電壓偏置電路設計

本文設計的采集器的最高采樣率要求為50 ksample/s，輸入信號幅值為0～5 V，通道較多而體積較小，所以選用了8通道，16位精度，最高50 ksample/s采樣率，輸入范圍是±5 V或±10 V的同步采樣模數轉換芯片AD7606。為了讓經調理后的模擬信號不會由于誤差而超出ADC芯片的模擬輸入范圍，電壓信號進入數據采集卡時首先通過調理模塊，調理模塊的作用是將模擬信號的幅度調整為適合ADC芯片處理的范圍［6］。本設計中調理模塊把0～5 V的輸入信號調整到了±5 V，AD7606的模擬輸入范圍選擇±10 V。這樣即使由于調理模塊的誤差使ADC芯片的輸入電壓達到了5.5 V，也不會超出ADC芯片的模擬輸入范圍。

調理模塊由電壓跟隨器、電壓偏置電路、抗混疊濾波電路和電壓放大電路組成。電壓跟隨器、電壓偏置電路部分的電路圖如圖2所示。高輸入阻抗的電壓跟隨器用作緩沖器，使采集器的阻抗不會對信號傳輸端產生影響。其后的電壓偏置電路使電壓跟隨器輸出的電壓偏置了－2.5 V。電壓偏置電路后接抗混疊濾波器，濾掉了頻率高于采樣率1/5的信號，避免了信號還原時的混疊現象。最后，電壓放大電路將信號幅值放大為－5 V～+ 5 V，輸出給A/D模塊。

圖2　調理模塊電路圖

2.2抗混疊濾波器設計

2.2.1抗混疊濾波器的截止頻率設置

本采集器的采樣率是可編程的，抗混疊濾波器的截止頻率必須隨采樣率而變。否則，當采樣率設置為50 ksample/s時，如果截止頻率取1 kHz，那么只能采集1 kHz以下的信號;如果截止頻率取10 kHz，那么采集較低頻率(如1 kHz)的信號時，就起不到抗混疊的作用。

開關電容濾波器就是一種截止頻率可變的濾波器。開關電容濾波器是由運算放大器、電容器和MOS開關組成的有源開關電容網絡［7］，一階低通開關電容濾波器原理如圖3所示。

圖3　開關電容濾波器原理圖

由原理圖可得其通帶截止頻率為:

式中: fs為MOS開關S1、S2的通斷頻率，S1、S2的通斷受外部時鐘信號控制，由式(4)可知這種濾波器的截止頻率與外部時鐘成正比，所以開關電容濾波器的截止頻率是可設置的。本設計選用的Linear Technology公司的LTC1068是一款開關電容濾波器，它性能優良，可以滿足設計要求。LTC1068的截止頻率與輸入時鐘頻率比為1∶100，要改變濾波器的截止頻率只需要改變輸入LTC1068時鐘管腳CLK的時鐘信號頻率fclk。為此，在FPGA中設計分頻模塊，對系統時鐘120 MHz進行計數分頻，針對不同的采樣率設置不同的分頻時鐘信號。為了使采集到的正弦信號不過分失真，每個信號周期最少采集5個點，所以將截止頻率設置為對應采樣率的1/5。濾波器的截止頻率與采樣率的關系如表1所示。

表1　截止頻率與采樣率關系表

以下為生成LTC1068的CLK管腳輸入時鐘的VHDL代碼

IF gclk’event and gclk=＇1＇THEN－－gclk上升沿，設置LTC1068時鐘電平值

CASEpara IS

WHEN"0101" =＞－－采樣率為50 ksample/s時，para 為0101，120分頻

IF cnt_divide＜(120/2)THENclk_1＜=＇0＇;－－設置LTC1068時鐘電平為低

cnt_divide＜=cnt_divide+1;－－分頻計數值遞增

ELSIF(cnt_divide＞= (120/2) )AND(cnt_divide＜120) THEN

clk_1＜=＇1＇;－－計數值大于等于120/2時，LTC1068時鐘電平取反

cnt_divide＜=cnt_divide+1;－－分頻計數值遞增

IF cnt_divide＞119 THEN－－分頻計數滿，則置零cnt_divide＜=0;

ENDIF;

ENDIF;

END CASE;

ENDIF;

2.2.2抗混疊濾波器電路

LTC1068可以通過外置電路設置成Butterworth，bessel等類型的濾波器。本設計將LTC1068配置成Butterworth型，因為Butterworth濾波器通帶內的幅頻響應曲線非常平坦，能保證采集器精度。n階Butterworth濾波器在某一頻率上濾波器階數與幅值衰減程度的關系為:

式中: n為濾波電路階數;ω為角頻率;ωc為截止角頻率; As為阻帶內幅度衰減值。理想情況下，帶外噪聲干擾經過濾波器后應被衰減到ADC量化電平以下［8］，本設計選用的A/D芯片的模擬輸入范圍是－10 V～10 V，精度為16位，量化電平(LSB) 為20/216= 305.16 μV。假設高頻噪聲幅值與有用信號的最大幅值(即5V)相等，則要想使這個高頻噪聲不被ADC量化就必須將它衰減到1/2LSB以下，即

由式(2)可知，抗混疊濾波器的阻帶衰減為90 dB。本設計中，當采樣率設置為50 ksample/s時，過采樣率設置為4，此時ADC芯片的實際采樣率為200 ksample/s。被測信號頻率最大值為10 kHz，據混疊原理，要使噪聲不干擾有用信號，必須濾除190 kHz(即200 kHz～10 kHz)以上的信號，所以有:

式中: f為阻帶起始頻率; fc為通帶截止頻率。將式(2)和式(3)的結果代入到式(1)中可得n≈3.5，即要想使信號在190 kHz處衰減90dB，需要抗混疊濾波器階數至少為3.5。經計算，采樣率設置為50 ksample/s時的值最小;而且實際的噪聲幅值小于最大幅值(5 V)，即實際阻帶衰減小于90 dB;所以，n=3.5為抗混疊濾波器所需的最大階數，本設計中選擇階數為4。最終確定濾波器的參數為通帶增益0 dB，阻帶衰減90 dB，截止頻率10 kHz，阻帶起始頻率190 kHz，階數為4。抗混疊濾波器的電路如圖4所示。

圖4　抗混疊濾波器電路圖

3　A/D模塊的設計

為滿足通道數要求，本設計的每個A/D模塊由2片AD7606組成。所有的AD7606分別記為AD1，AD2，AD3，AD4。AD1為1～8通道，AD2為9～16通道。由于兩個A/D模塊設計相同，下文中只論述其中之一。為了提高模數轉換的信噪比，本設計利用了AD7606內部數字濾波器的過采樣功能，如果過采樣率設置為8，那么AD7606內部的采樣信號在每次采樣時都自動采集8個樣點，這些樣點的平均值即為這次的采樣值。過采樣率通過A/D芯片的管腳OS［2: 0］設置。管腳設置、過采樣率與本設計采樣率的對應關系如表2所示。

表2　過采樣設置

4　編幀設計

數據的幀結構是隨著采樣率而變化的，難點在于根據采樣率確定幀結構。本設計采用FPGA進行編幀處理。上位機下發采樣率參數，命令解釋模塊接收參數后，將參數發給A/D控制模塊，A/D控制模塊根據采樣率的不同，設置不同的幀結構。本設計的幀結構=EB90+采樣率參數+(1～8通道數據)×每毫秒采樣次數+(9～16通道數據)×每毫秒采樣次數，每幀數據為16個通道每毫秒采到的數據。只要用變量代替每毫秒采樣次數，即可改變幀結構。在A/D控制模塊中由公式: N×S×1/(20 MHz) = 1 s，可計算出當采樣率為S時的狀態數N，1/(20 MHz)為每個狀態的所需時間。這樣在A/D控制模塊中先把兩個ADC芯片的8個通道分別編幀，再分別通過FIFO1、FIFO2送入編幀模塊。在編幀模塊中，分別計算出當前采樣率下每毫秒AD1和AD2所采的數據量，然后先后從FIFO1、FIFO2中讀出兩個ADC的數據編為一幀，之后通過FIFO3傳入背板。圖5為FPGA程序框圖。

圖5　FPGA程序框圖

5　測試結果

圖6　正弦信號疊加圖

先對抗混疊濾波器進行測試。使用TFG2006 DDS函數信號發生器產生2 kHz，0～5 V的正弦信號和100 kHz，0～5 V正弦信號。將它們疊加在一起輸入濾波器的輸入端，疊加信號如圖6所示。設置記錄儀的采樣率為25 ksample/s。根據設計，當采樣率為25 ksample/s時，抗混疊濾波器的截止頻率受FPGA內部的時鐘產生模塊控制變為5 kHz。所以疊加信號經過濾波器之后，只剩下了2 kHz的正弦信號。結果如圖7所示。

圖7　濾波器輸出信號

然后測試采樣率。使用TFG2006 DDS函數信號發生器產生1 V～4 V，1 kHz的正弦信號，設置通道1的采樣率分別為50 ksample/s、25 ksample/s、10 ksample/s進行3次采樣，使用上位機軟件對采集到的數據進行繪制，圖中橫坐標是點數，縱坐標是電壓值。因為輸入信號的周期為1 ms，所以利用每個周期采到的點數可以算出采樣率。如圖8(a)、8(b)、8(c)所示，每個周期采到的點數分別為50，25，10，這說明采集信號所用的采樣率分別為50 ksample/s、25 ksample/s、10 ksample/s。

圖8　上位機波形

6　結語

本文提出的設計方法可以設計出采樣率設計的采集器能夠在5種采樣率之間選擇，能夠同時采樣多路數據，信號的還原度好，精度高，穩定可靠，滿足了設計要求，是一種通用性好的設計。

參考文獻:

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季　偉(1989－)，男，漢族，山西大同人，碩士研究生，主要研究方向為FPGA數字信號處理技術，jjw0601@ foxmail.com;

蘇淑靖(1971－)，女，漢族，山西呂梁人，副教授，碩士生導師，主要研究方向:感知與探測，信號處理，sushujing@nuc.edu.cn。

Technology of Digital Hearing Aids Speech Enhancement Based on Microphone Array*

Dai Hongxia1*，ZHAO Li2
(1.Department of Electronics Communications Engineering，Jiangsu Information Occupation Technical College，Wuxi Jiangsu 214061，China; 2.School of Information Science and Engineering，Southeast University，Nanjing 210096，China)

Abstract:Since it’s hard for Hearing Aids users to listen in the noise and reverberation environment，design of Digital Hearing Aid based on Microphone array can increase Speech SNR in this environment.This paper briefly introduces the theory of applying Microphone array into the Speech enhancement design of Digital H/A，and then present some common Microphone array Speech enhancement technology.

Key words:microphone array;digital hearing aids;particle filtering;speech enhancement

中圖分類號:TN787

文獻標識碼:A

文章編號:1005－9490(2015) 03－0601－05

收稿日期:2014－06－25修改日期: 2014－07－18

doi:EEACC:6130;645010.3969/j.issn.1005－9490.2015.03.026