基于門控結構的低功耗掃描測試方案*

祝雪菲，張萬榮*，萬培元，王成龍，靳佳偉，史 巖，馬 威，薛寶華

（1.北京工業大學北京市嵌入式系統重點實驗室，北京 100124；2.北京市公安局公安管理局，北京 100034）

隨著數字集成電路復雜度和集成度的不斷增加，芯片上單位面積晶體管數目急速增長，伴隨而來的是更高的測試頻率以及更長的測試時間，這造成了測試過程中更為嚴重的高功耗問題［1］。測試功耗過高，是芯片可測性設計（DFT）過程中非常棘手的難題，主要體現在以下幾個方面：首先，過高的測試功耗導致芯片溫度升高，可能會導致芯片襯底、連線的結構發生損壞，所以需要高成本封裝來增強散熱能力；其次，過高的溫度會影響信號的傳輸，容易造成測試響應數據的錯誤，甚至會導致整個測試的失敗；第3，過高的測試電流會引發嚴重的電遷移問題，造成了金屬線的損毀，引起芯片的失效或縮短芯片的使用壽命。第4，測試功耗還影響著芯片的封裝成本，在封裝過程中為了克服測試所帶來的額外功耗，必須采用散熱性好的高成本封裝［2］。由此可見，測試功耗過高的問題給芯片測試帶來了嚴重的威脅，如何降低測試功耗成為可測性設計技術中一個關鍵的設計考慮［3］。在芯片可測性設計中進行功耗優化對于改進電路可靠性和降低封裝成本等問題是至關重要的。

1 掃描測試基本原理及其功耗分析

1.1 掃描測試基本原理

掃描測試具有結構簡單、對芯片面積影響小、覆蓋率高以及可以與EDA工具緊密結合的特點，是目前應用最為廣泛的芯片可測性實現方法［4-5］。

Synopsys的DFT Compiler可以在綜合過程中將測試電路中的普通觸發器轉換為自帶多路選擇器的掃描觸發器，并將其級聯成掃描鏈（Scan Chain），可以將測試激勵串行移入掃描鏈中，并將測試響應串行的移出掃描鏈［6］。

掃描測試基本原理如圖1所示，虛線部分由多路選擇和觸發器組成，即掃描觸發器。通過Scan_En信號控制多路選擇器的使能端。正常模式時，Scan_En置0，多路選擇器選通觸發器的D端，掃描觸發器等效于一個普通的、不帶掃描功能的D觸發器，屏蔽掉Scan_In的輸入，按照電路本身的邏輯關系正常工作；測試模式時，Scan_En置1，多路選擇器選通觸發器的SI端，屏蔽掉D端的輸入，把所有觸發器與邏輯電路斷開，形成移位寄存器結構，此時觸發器的狀態由Scan_In設置，并可由Scan_Out輸出觀察到。

圖1 掃描測試電路

基于上述原理，整個測試過程為：

（1）設置Scan_En為1，通過Scan_In給移位寄存器串行移入測試數據，將掃描鏈上的掃描寄存器初始化；

（2）設置Scan_En為0，在原始輸入端A、B施加測試信號，測試信號加載到組合邏輯上，并行檢測原始輸出的信號；

（3）運行一個或多個時鐘周期，將組合部分測試響應鎖存至掃描觸發器中；

（4）設置Scan_En為1，通過Scan_In串行移入下一組測試數據，通過Scan_Out查看測試結果。

重復步驟（2）～步驟（4），直至所有測試數據都得以施加。

綜上所述，掃描測試可以簡單的分為兩種模式：移位模式和捕獲模式。移位模式下，測試數據從掃描輸入端口，通過掃描鏈被逐位移入掃描單元，從而使它們得到需要的測試激勵；而在捕獲模式下，掃描單元將測試激勵傳遞到組合邏輯電路并捕獲得到測試響應，最后再通過移位模式下移位操作，將測試響應通過輸出端口傳出芯片并進行觀察。

1.2 掃描測試的功耗分析

由上一節的介紹可知，根據掃描測試的不同階段，可以將掃描測試分為移位模式和捕獲模式，對應于掃描功耗也應分為移位功耗和捕獲功耗［7］。移位功耗是由于移位過程中相鄰掃描單元之間的測試向量邏輯值不同而引起的信號翻轉造成的；捕獲功耗則是在捕獲一拍的前后，同一個掃描單元內測試激勵與響應數據之間的邏輯值不同引起的信號翻轉造成的。

移位功耗往往更受到設計人員的重視，主要是由于以下的原因：

（1）移位模式占據整個測試模式絕大部分時間，除捕獲階段的幾個周期以外，整個測試階段都工作在移位模式下，因此電路在測試模式下的平均功耗由移位功耗決定；

（2）在多個芯片并行測試的情況下，如果每個芯片的平均功耗升高，會造成能夠同時測試芯片數目的減小，導致測試時間增加，測試成本上升；

色譜條件：流動相A為0.4% 醋酸-水(V/V)，B為乙腈.洗脫梯度：0～15 min，5%～18% B；15～32 min，18%～28% B.流速0.8 mL/min，紫外檢測波長280 nm，進樣量：20 μL.柱溫箱溫度25℃.色譜柱：Waters Symmetry C18色譜柱(250 mm×4.6 mm， 5 μm， Waters， Ireland).

（3）由于移位過程持續的時間較長，在移位過程中產生的熱量會不斷積累，可能造成測試狀態不穩定，造成測試結果錯誤，降低芯片的良率。同時，長時間的高溫會加速芯片的老化，影響芯片的使用壽命。

因此，為了降低測試成本，保證測試結果的正確，提高芯片的良率，本文著重解決移位模式下功耗過高的問題。

2 門控掃描時鐘方法

降低掃描鏈上的時鐘頻率，可以降低芯片的測試功耗。門控掃描時鐘方法，使得掃描鏈上的掃描時鐘頻率變成測試時鐘頻率的一半，保持測試總時間不變，并且不改變測試覆蓋率和不影響電路的性能，面積開銷也可以忽略不計。具體的實現方法如圖2所示。

圖2 門控掃描時鐘結構

Logic是組合邏輯，Scan_En是掃描使能端口，Scan_In是掃描輸入端口，Scan_Out是掃描輸出端口。兩個掃描路徑的時鐘之一可以復用系統時鐘端口，兩條掃描路徑的掃描輸出通過一個多路選擇器輸出到原本的掃描輸出端口。與圖1傳統的掃描路徑結構相比，修改之處在于：（1）修改了掃描路徑的時鐘；（2）在掃描輸出端插入一個多路選擇器；（3）把掃描鏈上的掃描單元分成路徑1和路徑2。具體的掃描路徑如圖3所示。

圖3 掃描路徑

假設某條掃描鏈上包含4個掃描單元SFF0、SFF1、SFF2、SFF3，掃描時鐘端口為Scan_Clk。測試時鐘通過Scan_Clk端口施加。在本文提出的方法中，該條掃描鏈被分割成兩條路徑，稱為路徑1和路徑2，分別包含SFF0、SFF1和SFF2、SFF3掃描單元，并分別采用掃描時鐘Scan_Clk/2’和Scan_Clk/2進行控制。

由于Scan_Clk/2’和Scan_Clk/2都與系統時鐘同步，在掃描操作的時候，具有相同的時鐘頻率，都是測試時鐘的一半，而且由于它們的相位差為半個測試時鐘周期，路徑1和路徑2不會同時處于有效狀態。測試期間的時序波形如圖4所示。

圖4 門控掃描時鐘的時序波形

在掃描鏈上，在一個時鐘周期T內，路徑1處于移位狀態，路徑2處于閑置狀態；而下一個時鐘周期內，路徑2處于移位狀態，路徑1處于閑置狀態。而在捕獲期間，該兩個掃描時鐘以測試時鐘運行。在掃描移位輸出的時候，通過控制信號So_En使多路選擇器每個時鐘周期交替輸出路徑1和路徑2上的測試響應。由于在掃描移位期間，掃描鏈上只有一半掃描單元發生翻轉，即該門控結構大大降低了掃描翻轉的密度，因此掃描功耗大大降低。同時，在每個時鐘周期上，連接到組合邏輯部分的輸入只有一半發生翻轉，因此組合邏輯電路上的功耗也降低。為了進一步降低組合邏輯電路上的功耗，本文還采用了門控組合邏輯方法，具體見下節。

3 門控組合邏輯方法

如果可以在掃描測試的移位過程中，有效地隔離開觸發器的輸出端和相連的組合邏輯，使得組合邏輯部分不隨掃描單元邏輯值的變化而翻轉，將會從根本上降低移位功耗。通過門控結構屏蔽移位過程中組合邏輯的輸入是降低這一過程功耗的有效方法。

在所有掃描單元和組合邏輯之間添加阻隔邏輯，并使用Scan_En信號進行控制。這樣當電路運行在移位過程中時，阻隔邏輯將這兩部分分隔開來，使得組合邏輯部分不隨掃描鏈中邏輯值變化而翻轉。而當電路運行在捕獲模式時，阻隔邏輯再將這兩部分連通，這樣就在不影響測試的條件下降低了測試功耗。具體的實現方法如圖5所示。

圖5 門控組合邏輯結構

門控組合邏輯結構是在觸發器的Q端增加門控電路，使組合邏輯的輸入在移位模式下處于固定值。Scan_En=1芯片處于移位模式，和此信號相連的與門輸出則恒為0。對于組合邏輯，如果所有輸入的信號全部固定，那么組合邏輯將處于穩定狀態，不隨掃描鏈中邏輯值變化而翻轉，動態功耗為零，從而達到優化的目的。

使DFT Compiler工具分析出需要插入門控結構的電路節點，并且選擇與門或者或門進行插入操作。具體的語法是：

在這一命令中的total_percentage_gating的數值可以根據需求可以選擇門控結構的替換比率，越大的替換率對于動態的功耗優化效果越明顯，但同時額外增加的邏輯單元數量越多，若要保持芯片面積不變，可能會出現布線擁塞的問題。

通過report_scan_suppress_toggling可以報出具體的門控信息，折中考慮功耗與布線擁塞的問題，并且多次嘗試得到滿意的結果。

4 實踐結果分析

將以上提出的門控掃描時鐘方法和門控組合邏輯方法相結合的測試方案應用于一款基于SMIC 0.18 μm logic Mixed-Signal工藝的電力線載波通信芯片的掃描測試設計，此芯片約20萬門，共3條掃描鏈。使用的工具為Synopsys的DFT Compiler和IC Com?piler。通過門控結構的應用，掃描t測試整體功耗得到顯著降低，尤其是掃描移位過程的功耗發生了巨大的變化。優化后芯片的整體參數如表1所示。

表1 優化結果

時間成本：采用門控掃描時鐘方法不會增加測試時間。由于Scan_Clk/2’和Scan_Clk/2都與系統時鐘同步，在掃描操作的時候，具有相同的時鐘頻率，都是測試時鐘的一半，而且由于它們的相位差為半個測試時鐘周期，因此在兩個測試時鐘周期內，共有兩個的測試位被移入掃描鏈。這與傳統掃描路徑設計中每個測試時鐘周期移入一個測試位，掃描移位時間是等同的。并且在捕獲模式下，用的是系統測試時鐘，也沒有增加捕獲時間。采用門控組合邏輯方法也不會增加測試時間，是因為該方法是對組合邏輯進行調整，沒有影響到掃描時序路徑。因此，門控掃描測試方案的測試時間等于傳統掃描測試方案的測試時間。

布線成本：采用門控掃描時鐘方法增加了掃描時鐘產生模塊和多路選擇器。掃描時鐘產生模塊可以由1個D觸發器和4個邏輯門組成，而1個D觸發器由10個門組成，1個多路選擇器由4個門組成。增加的門數和整個芯片的門數相比是微不足道的。采用門控組合邏輯方法，在一些觸發器的Q端增加門控電路，即1個與門或者或門，折中考慮后本設計把total_percentage_gating的數值設為25%，增加了約1 260 gates。因此，增加的總的邏輯門約占總的數字邏輯門的0.38%，在保持芯片面積不變的情況下，導致布線資源占有量有所增加，布線擁塞情況如圖6所示。從圖6可以看出增加的布線資源占有量并未導致布線擁塞區域嚴重惡化，對芯片的后期設計影響并不嚴重。

圖6 布線擁塞圖

功耗方面：由于掃描測試的功耗可以近似看成平均分布于各個測試周期，因此隨機選擇幾個周期進行比較。從圖7功耗仿真波形圖可以看出，采用門控掃描時鐘方法，平均功耗從121.1 mW降為88.2 mW，降低了27.2%；然后采用門控組合邏輯方法，總的平均功耗從121.1 mW最終降為75.9 mW，共降低了37.3%，驗證了門控掃描時鐘方法和門控組合邏輯方法的可行性和正確性。

圖7 功耗波形圖

5 結論

本文提出了將門控掃描時鐘方法和門控組合邏輯方法相結合的測試方案來降低芯片測試功耗，詳細地闡述了該測試方案的原理，并成功應用于一款電力線載波通信芯片的可測性設計中。通過對比測試結果表明，該方案在不降低測試覆蓋率、不增加測試時間的情況下，能夠取得很好的功耗優化效果，可移植性強，可以高效地應用于多種芯片的掃描測試設計中。

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祝雪菲（1991-）漢，河北人，現在北京工業大學碩士研究生，主要研究方向為數模混合集成電路設計，zhuxuefei1991@163.com；

張萬榮（1964-）男，河北人，教授，博士生導師，研究方向為RF器件與RFIC、微電子器件與集成電路可靠性研究，wrzhang@bjut.edu.cn。