一種捷變頻鎖相環(huán)設(shè)計研究*

厲家駿，張福洪，陸家明

(杭州電子科技大學 通信工程學院，浙江 杭州 310018)

一種捷變頻鎖相環(huán)設(shè)計研究*

厲家駿，張福洪，陸家明

(杭州電子科技大學 通信工程學院，浙江 杭州 310018)

VCO預置電壓技術(shù)為實現(xiàn)鎖相環(huán)快速鎖定提供了較好的解決方案。分析了電壓預置的原理的實現(xiàn)可行性和針對具體PLL的優(yōu)化設(shè)計。提出了電壓預置技術(shù)具體的系統(tǒng)實現(xiàn)流程和電壓預置后可能會產(chǎn)生環(huán)路失鎖等現(xiàn)象，通過一些具體輔助電路的加入來解決快速跳頻和環(huán)路鎖定的問題。運用ADS仿真設(shè)計軟件搭建PLL框架，觀察預置電壓后的鎖定時間。仿真結(jié)果表明，使用該技術(shù)后環(huán)路的鎖定時間大幅度縮短。

鎖相環(huán)；捷變頻；電壓預置；頻率合成器

0 引 言

經(jīng)歷80年的時間沉淀，頻率合成技術(shù)的理論已經(jīng)達到了一定的高度。在電子系統(tǒng)方面的應(yīng)用實踐也日益增加，頻率合成技術(shù)也相繼的走向成熟，也逐漸的走向輝煌。頻率源作為電子系統(tǒng)的關(guān)鍵設(shè)備之一，同時也作為跳頻系統(tǒng)中不可或缺的一部分，對整個系統(tǒng)起到了關(guān)鍵性作用。跳頻通信系統(tǒng)被作為當代軍事，雷達和衛(wèi)星導航的熱門話題，那么一個好的頻率源對整個跳頻系統(tǒng)來說是至關(guān)重要。在現(xiàn)代局部戰(zhàn)爭中，電子對抗與反對抗都對頻率合成器的性能提出了新的較高的要求，而快跳頻率源[1]為抗干擾，抗捕獲提供了重要的保證。所以本設(shè)計的核心內(nèi)容是對頻率源的頻率切換速度進行提高即致力于研究一個快速跳頻的頻率合成系統(tǒng)。

一般的鎖相環(huán)(Phase Locked Loop，PLL)式頻率合成系統(tǒng)的跳頻時間都在幾十微秒至二百微秒，如果能將跳頻時間縮短到10 μs以內(nèi)，那么會對頻率合成系統(tǒng)的研制和跳頻通信系統(tǒng)的發(fā)展都有著重要的意義。而由HITTITE公司出的HMC830、HMC833等PLL芯片內(nèi)部均采用了電壓預置的手段來提高跳頻速度。本文研究的內(nèi)容便是電壓預置手段對于PLL鎖定時間的影響。

1 鎖相環(huán)基本工作原理

1.1 鎖相技術(shù)

鎖相技術(shù)是一種由鑒相器(Phase Detector，PD)、環(huán)路濾波器(Loop Filter，LF)、壓控振蕩器(Voltage Controlled Oscillator，VCO)3個基本的部件構(gòu)成的閉合環(huán)路相位負反饋技術(shù)。基于鎖相技術(shù)構(gòu)建出的環(huán)路系統(tǒng)稱為鎖相環(huán)。圖1為鎖相環(huán)的基本結(jié)構(gòu)框圖。

圖1 鎖相環(huán)的基本結(jié)構(gòu)

其中：外部輸入?yún)⒖夹盘枽蚷(t)和VCO反饋回的νo(t)在PD中進行相位比較，PD的輸出信號為νd(t)。LF將PD輸出的νd(t)中的高頻分量進行濾除，將低頻分量的電壓信號用于VCO的控制信號。VCO的輸出信號頻率隨著控制信號的電壓幅度發(fā)生變化，頻率鎖定完成，最終使得這兩個信號差保持在一個穩(wěn)定的值。

值得強調(diào)的是：鑒頻鑒相器在起始頻差較大的時候具有非線性特性，而在起始頻差較小的時候表現(xiàn)為線性。而鑒相器的工作內(nèi)容分為兩部分：當輸入階躍響應(yīng)過大或過小，超出鎖定帶范圍，則鎖相環(huán)既發(fā)生牽引作用也發(fā)生鎖相作用；當輸入階躍響應(yīng)正好落在鎖定帶范圍內(nèi)，則鎖相環(huán)只發(fā)生鎖定作用，而不產(chǎn)生牽引效應(yīng)。

1.2 環(huán)路濾波器的工作原理

影響鎖相式頻率合成器跳頻時間的決定性因素就是環(huán)路鎖定時間。因此，環(huán)路濾波器的設(shè)計就會特別重要。我們使用的鎖相環(huán)芯片基本都是基于電荷泵結(jié)構(gòu)的。電荷泵結(jié)構(gòu)在鎖定帶內(nèi)等效為一個瞬態(tài)線性的反饋系統(tǒng)，可采用線性系統(tǒng)理論分析[2]。

二階有源比例積分濾波器的鎖定帶為：

Δωlock=4πζωn

(1)

鎖定帶內(nèi)鎖定時間的計算公式為：

(2)

上述式(1)、式(2)中：ωn是環(huán)路自然諧振角諧振頻率；ζ是阻尼系數(shù)；Δftol是最后鎖定頻差；f1是起始頻率；f2是進入鎖定帶頻率。

鎖定帶外牽引過程時間的近似計算公式為：

(1)當參考頻率ω1發(fā)生階躍Δω1時，牽引時間為：

(3)

(2)當VCO反饋頻率 發(fā)生階躍 ，改變分頻比，則牽引時間為：

(4)

2 VCO電壓預置鎖相環(huán)設(shè)計

圖1給出了普通鎖相環(huán)的工作模式，而通常我們?yōu)榱颂嵘i相環(huán)的鎖定速度，增加跳頻速率，會使用一些輔助捕獲方法。如：人工電調(diào)、自動掃描、輔助鑒頻、變帶寬、變增益等。

圖2給出了本方案采用的VCO電壓預置PLL設(shè)計原理圖[3]，相比較普通的PLL，增加了數(shù)模轉(zhuǎn)換電路、加法器電路、微處理控制單元(Microcontroller Unit，MCU)控制電路。同時在電路的同步設(shè)計和器件的選擇上也增加了難度。此方案的目的就是為了減小起始頻差，使PLL直接進入快捕帶，從而縮短頻率鎖定時間。在實際電路中，考慮到溫度對VCO等溫度敏感器件的影響，第一次電壓預置往往會有較大的誤差，所以我們還需要增加一個頻率數(shù)字變換電路(f/D變換)來抵消VCO的器件特性變化引入的誤差。

圖2 VCO電壓預置輔助捕獲PLL原理

2.1 DAC電壓預置電路設(shè)計

VCO預置電壓由數(shù)字模擬轉(zhuǎn)換器(Digital to Analog Converter，DAC)模塊產(chǎn)生。在DAC模塊的設(shè)計上，主要需要考慮接口電路、DAC器件電壓的建立時間、DAC預置精度。

(1)接口電路采用并口設(shè)計，目的是消除串口通信產(chǎn)生的時間延遲。以及跳頻不同步；

(2)目前市場上在售的DAC器件，指標較好的電壓型DAC電壓建立時間都在3～4 μs。而電流型DAC電壓建立時間能達到納秒級，但是電流型DAC都需要外部時鐘和差分放大等電路來控制，可靠性較低；

(3) DAC的預置精度會直接影響到系統(tǒng)是否能直接進入快捕帶，達到快速的鎖定。所以要盡量選擇位數(shù)較高的DAC芯片。

2.2 加法電路設(shè)計

圖3為加法電路結(jié)構(gòu)設(shè)計，采用同相加法放大設(shè)計，高速且?guī)捿^大的運放，從而減小加法電路的時延。U1為來自電荷泵結(jié)構(gòu)的PLL電壓，U2為來自DAC的調(diào)諧電壓，U0為加到VCO上的輸出電壓。將該加法器電路放置在環(huán)路濾波器之前，可有效地消除DAC抑制電壓的紋波噪聲[4]。

圖3 加法電路結(jié)構(gòu)設(shè)計

2.3 環(huán)路濾波器設(shè)計

由第1節(jié)介紹的環(huán)路濾波器工作原理可知，PLL的鎖定時間關(guān)鍵就在于環(huán)路濾波器的設(shè)計。本方案仿真采用二階有源比例積分濾波器進行分析，由式(3)、式(4)可以看出，環(huán)路帶寬直接決定了鎖定時間。環(huán)路帶寬越大，鎖定時間越短，反之越長。頻率跳變的大小也決定了鎖定時間。頻率跳變越大，鎖定時間越長，反之，鎖定時間越短。如果系統(tǒng)對雜散抑制要求較高時，可在環(huán)路中增加一個諧振零點，以此增加對鑒相頻率雜散的衰減量。

為了解決跳頻速度與環(huán)路帶寬之間相互制約的影響，我們可以采用文獻[5-6]中提出的自適應(yīng)調(diào)節(jié)環(huán)路帶寬的方法。在跳頻初期，采用比較大的帶寬使加快頻率捕獲速度，當頻點接近目標頻率，環(huán)路進入快捕帶，通過自適應(yīng)調(diào)整，減小帶寬完成環(huán)路捕獲鎖定。

3 PLL跳頻系統(tǒng)方案仿真分析

本方案采用美國安捷倫公司的Advanced Design System (ADS)進行仿真測試。以ADI公司的PLL芯片AD4360-5為例，環(huán)路帶寬取80 kHz，相位裕量取48度。

在如圖4 ADS的PLL仿真系統(tǒng)框圖中，PLL環(huán)路被簡化成3個模塊，設(shè)置各項參數(shù)：Freq_0是VCO的起始頻率，即VCO調(diào)諧端的控制電壓為0 V時的輸出頻率。由于我們使用的頻率為900±10 MHz，因此我們把該值設(shè)成880 MHz。N_step是SRC的跳躍電壓，配置為0；Fref是鑒相頻率，我們改為200 kHz；Step_Time是包絡(luò)仿真器Env1的仿真步長，我們改成1/(10*Fref)，即鑒相周期的十分之一；Stop_Time是包絡(luò)仿真器Env1的仿真結(jié)束時間，我們改成100/Fref，即100個鑒相周期，如果該值設(shè)置太短有可能會觀察不到鎖定時間。由ADS仿真得到如圖5所示的環(huán)路鎖定時間，需要較長時間來鎖定。

圖4 基于ADS的鎖相環(huán)鎖定時間分析設(shè)計

為了模擬對VCO進行預置加壓，使VCO的起振頻率接近目標頻點頻率。在圖5中頻率從初始狀態(tài)開始跳變，而圖6中我們預先給了一個調(diào)諧電壓，使之從890 MHz開始跳變，同樣最終輸出900 MHz的頻率，圖6采用了預置電壓技術(shù)，其鎖定時間m3為25.4 μs，相較于圖5中未采用電壓預置的鎖定時間271.5 μs有了較大的提升幅度。達到了鎖相環(huán)快速鎖定，頻率捷變的目的。

圖5 鎖相環(huán)鎖定時間

圖6 VCO電壓預置后的鎖定時間

由于該方案環(huán)路中使用的器件都運行在1 GHz左右的頻率范圍內(nèi)，VCO反饋頻率頻帶較寬，參與混頻的諧波也較多，所以可能會產(chǎn)生環(huán)路失鎖的現(xiàn)象。當理想情況：預置電壓輸出與參與混頻的頻率輸出完全同步，那么電壓預置加到VCO上分頻后和參與混頻的諧波一致，環(huán)路順利鎖定。然而實際工程中兩者不可能會完全同步，那么參考如圖7環(huán)內(nèi)混頻示意圖所示會有如下兩種情況：

圖7 環(huán)內(nèi)混頻結(jié)構(gòu)

4 結(jié) 語

通過對VCO預置一個調(diào)諧電壓，使PLL完成快速鎖定。本文分析了此種快跳方案的原理以及對此進行仿真驗證，可以有效的提升普通鎖相環(huán)的鎖定速度。在VCO預置電壓后，可能會產(chǎn)生失鎖現(xiàn)象，這一般是由于預置的電壓和VCO混頻后跳出了鑒相器的頻率范圍，導致永久失鎖。出現(xiàn)此情況可以通過在加法放大電路后增加一個電壓箝位，使混頻后也能鎖定。對在實際工程中研制采用鎖相環(huán)的捷變頻頻率合成器時，本方案有著一定的參考價值。

[1] 梁小虎.自適應(yīng)跳頻系統(tǒng)中頻率自適應(yīng)技術(shù)研究[J].通信技術(shù),2013,46(04):65-67.LIANGXiao-hu.StudyonFrequency-AdaptiveTechnologyintheAdaptiveFrequency-HoppingSystem[J],2013, 46(04):65-67.

[2] 劉全,楊于杰,李宏宇.微秒級寬帶高速捷變頻技術(shù)研究[J].現(xiàn)代電子技術(shù),2013,36(11):63-66. LIU Quan,YANG Yu-jie,LI Hong-yu.Research of Fast Wide-Band Frequency-Agile Technology in Microsecond Level[J].Modern Electronics Technique,2013,36(11):63-66.

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[5] Khadhouri S H, Al-Araji S R, Allow J E. Fast Switching Frequency Synthesizer Employing Adaptive Phase Locked Loop[J].IEEE Transactions on Consumer Electronics,1985, ce-31(4):680-686.

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A Frequency-Agile Phase-Locked Loop

LI Jia-jun, ZHANG Fu-hong, LU Jia-ming

(School of Communication Engineering, Hangzhou Dianzi University, Hangzhou Zhejiang 310018, China)

VCO voltage-presetting technology provides a fairly good solution to achieving fast locking of PLL (Phase-Locked Loop). The implementation feasibility of voltage-presetting principle and the optimized design of practical PLL chips are analyzed. Meanwhile, specific system implementation process of voltage-presetting technology, and possible loop failure and other error phenomena are also presented, and these problems could be solved by adding some auxiliary circuits. PLL design framework is built up with ADS simulation software,thus to observe the locked time after presetting voltage. Simulation results show that the locking time is considerably reduced with the application of this technology.

PLL;frequency-agile;voltage presetting;frequency synthesizer

10.3969/j.issn.1002-0802.2015.10.019

2015-05-20；

2015-09-08 Received date:2015-05-20；Revised date：2015-09-08

TN911.8

A

1002-0802(2015)10-1192-04

厲家駿(1990—)，男，碩士，主要研究方向為無線通信系統(tǒng)；

張福洪(1963—)，男，教授，碩士生導師，碩士，主要研究方向為信號處理、無線通信、軟件無線電技術(shù)；

陸家明(1990—)，男，碩士研究生，主要研究方向為無線通信技術(shù)。