一種基于DDS的信號源的設計與實現

顧趙宇　王平　傅其詳

摘 要： 設計并實現了一種基于直接數字合成技術的信號源。因利用高性能FPGA芯片和板上大規模存儲陣列，使該信號源可以按照直接數字頻率合成（DDFS）和直接數字波形合成（DDWS）兩種工作模式產生信號。首先闡述整個信號源的硬件基本結構，然后論述各個關鍵模塊的具體設計，最后通過測試表明該信號源不僅可以產生線性調頻、相位編碼等各種常規信號，還可以產生各種自定義的復雜波形信號，且各項性能指標均達到設計要求。

關鍵詞： 信號源； FPGA； DDS； 模塊設計

中圖分類號： TN955?34 文獻標識碼： A 文章編號： 1004?373X（2015）05?0051?03

Design and implementation of a signal generator based on DDS

GU Zhao?yu1， WANG Ping2， FU Qi?xiang1

（1. State Key Laboratory of Complex Electromagnetic Environment Effects on Electronics and Information System， National University of Defense Technology， Changsha 410073， China； 2. Academic Achievements Office of Scientific Department， National University of Defense Technology， Changsha 410073， China）

Abstract： A radar/jamming signal generator based on direct digital synthesis （DDS） technology was designed and implemented. The signal generator based on advanced FPGA chip and large?scale memory array can work in two modes： DDFS and DDWS. The framework of the signal generator is elaborated in this paper. The design of each important module is revealed. The tested results verify that the generator can produce conventional signals such as linear?frequency?modulated signal and phase?coded signal， as well as complex user?defined radar signal. All the performance indexes of the signal generator can meet the design requirements.

Keywords： signal generator； FPGA； DDS； module design

0 引 言

近年來，隨著現代科學技術的進步，信號源作為各種復雜系統的重要組成部分，得到了越來越廣泛的應用，從而對于信號源的信號品質和波形樣式都提出了更高的要求。性能優良的信號源對于提高系統的整體性能具有重要的意義。基于此，本文研究并設計了一種基于DDS技術的信號源，它具有兩種工作模式，既可以產生常用的連續波、脈沖串、線性調頻、相位編碼等信號，還可以產生各種具有復雜波形的自定義信號，同時該系統采用標準6U的CPCI接口，可擴展性強，具有廣闊的應用前景。

1 信號源工作原理

20世紀80年代以來，直接數字合成（Direct Digital Synthesis，DDS）技術得到了廣泛的應用，與以往的模擬方法相比，DDS技術具有以下幾個優點[1]： 一是穩定可靠；二是可以產生不同的波形，甚至是復雜波形，還能方便地改變信號的參數，更加靈活；三是信號的質量更多的是取決于存儲器量化位數、數/模變換器的非理想特性和數字時鐘的精度，因此能夠保證較高的準確性。其中DDS技術主要分為基于相位累加的直接數字頻率合成（DDFS）技術和基于波形存儲直讀的直接數字波形合成（DDWS）技術兩種。DDFS技術通過相位累加、幅度查表以及數/模變換來產生所需要的模擬信號，其產生的信號具有相對帶寬大、頻率分辨率高、波形參數控制靈活等特點，但其與DDWS技術相比，生成波形樣式的靈活性方面有所不足。DDWS技術是將預先存儲的經理想采樣的數字波形直接進行數模變換而得到所需的模擬信號，幾乎可以產生任意波形[2?3]，但是信號長度受到存儲器容量大小的制約，同時也提高了硬件成本。

本設計同時應用了上述兩種技術，利用FPGA提供的DDS軟核實現了DDFS技術，主要用來產生各種常規信號；利用板上的大規模存儲陣列，實現了DDWS技術，主要用來產生各種具有復雜波形的自定義信號。

2 信號源系統硬件平臺總體設計

2.1 系統主要性能指標

系統主要性能指標如下：

信號通道數：2個；

轉換速率：300 MHz/s；

信號分辨率： 16 b；

通道間幅相一致性：幅度一致性優于0.5%，相位一致性控制在1°以內。

2.2 系統總體設計思路

本信號源基于標準CPCI接口，具有DDFS和DDWS兩種工作模式，由上位機軟件進行選擇，系統結構圖如圖1所示。

在工作模式一時，利用計算機軟件計算并通過串口下發信號參數，FPGA對串口下發的參數進行解析、存儲、運算后得到波形控制字，然后調用DDS軟核，通過相位累加、幅度查表得到需要的數字波形，最后通過DAC轉換成模擬波形經過放大濾波輸出。在工作模式二時，利用計算機軟件直接下發數據，FPGA將數據存儲到板上的SDRAM中，然后將SDRAM中的數據讀取出來直接送到DAC轉換成模擬信號。

3 關鍵技術實現

3.1 時鐘模塊設計與實現

穩定的相參時鐘是整個系統能夠運行的基礎。本設計采用TI公司的CDCE62005來為系統中的各個模塊提供穩定的相參時鐘。該芯片是一款多輸入/多輸出的高性能時鐘芯片，通過SPI進行配置，支持5路差分或10路單端輸出，支持多種電平格式輸出，綜合模式下輸出范圍為4.25 MHz～1.175 GHz，在扇出模式下可達1.5 GHz；支持2路差分或5路單端輸入，支持多種電平格式輸入，其中接受40 kHz～1 500 MHz的LVPECL輸入，最高800 MHz的LVDS輸入，最高250 MHz的LVCMOS輸入，2～42 MHz的晶振輸入，可由SPI接口進行配置來選擇；內置PLL/VCO和環路濾波器，在輸出500 MHz的情況下相噪可達到-130 dBc/Hz。整個系統的時鐘網絡如圖2所示。

時鐘模塊負責為FPGA、高速DAC以及大規模存儲器提供時鐘 ，同時也可以為其他板卡提供穩定的時鐘信號。本設計中既可以通過外部輸入時鐘，也可以使用板上的25 MHz晶振來作為時鐘芯片的輸入，具有較大的靈活性。系統上電后，首先由板上50 MHz晶振將50 MHz時鐘輸入FPGA，經過DCM的數字頻率合成后作為SPI配置時鐘幫助時鐘芯片完成配置，然后時鐘芯片根據配置參數輸出相應的時鐘信號。

3.2 超高速DAC設計

高性能的數/模轉換器件是信號源的核心，本設計采用了TI公司16 b、1 Gb/s的高性能器件DAC5681，該芯片的數據輸入采用LVDS電平格式，既可以提供較高的數據率，又可以有效抑制共模干擾。該模塊設計框圖如圖3所示。

在設計中，2片DAC以及各自后端的模擬電路嚴格按照對稱放置，以確保兩路信號的幅相一致性。同時對于DAC的模擬電源進行單獨穩壓，并在DAC周圍鋪設大面積的地，以減小電源噪聲和數字部分的影響。

3.3 大規模存儲陣列設計

本設計中采用2片美光公司的MT47H64M16系列DDR2 SDRAM來實現大容量數據的高速存儲，每片SDRAM的存儲容量為1 Gb，數據位寬為16 b。每路配置1片SDRAM，每片SDRAM采用單獨的數據總線和地址控制總線，滿足系統要求。2片SDRAM在FPGA的控制下完成數據的讀/寫，為了減少調試難度，本設計利用了XILINX提供的Memory Interface Generator（MIG）來開發DDR2控制器。控制器的設計主要包括：用戶界面模塊、時鐘生成模塊、數據接口模塊和存儲控制模塊，其原理圖如圖4所示。

3.4 FPGA時序邏輯控制

本設計采用1片賽靈思公司的Spartan3a?DSP XC3SD1800A低功耗、高性能FPGA來完成整個系統的時序邏輯控制。該款芯片內部資源豐富[4]，有1.8M個邏輯門，37 440個Slice，260 Kb分布式RAM，1 512 Kb塊RAM，84個 DSP48A Slice，運算速度達250 MHz，每對差分管腳的傳輸速率最高可達622 Mb/s，對于DDR2 SDRAM的傳輸速率可以支持達333 Mb/s。在整個系統中，FPGA主要承擔以下任務：接收并解析上位機通過串口下發的命令并存儲，轉入所選擇的工作模式；當工作在DDFS模式時，將從上位機獲取的命令控制字進行運算，得到的波形控制字送入DDS核，產生標準的數字波形信號；當工作在DDWS模式時，進行數據緩沖和數據重排，將數據轉換成符合DDR2 SDRAM位寬的數據，然后再寫入DDR2 SDRAM中。產生地址和讀、寫等命令，將它們寄存在FIFO中，以便DDR2控制器調取，完成初始化、讀、寫、刷新等操作。建立與DDR2 SDRAM的數據輸入/輸出通道，使得數據能夠順利的寫入或讀出。FPGA時序邏輯狀態圖見圖5。

4 測試結果分析

最后對本系統進行測試，測試環境：測試采用LeCroy WaveRunner 6200A示波器和安捷倫N9020A頻譜儀。具體測試信號為：兩路同時輸出中心頻率為40 MHz，帶寬為40 MHz，脈寬為20 μs，脈沖重復周期為100 μs，初相為0°的線性調頻信號；兩路同時輸出中心頻率為50 MHz，碼元長度為512，碼元寬度為0.1 μs，脈沖重復周期為100 μs的M序列相位編碼信號。測試見圖6～圖9。

5 結 語

本文給出了一種基于DDS技術的信號源設計方案，并在工程實踐中得到了實現。該信號源產生信號的方式靈活，可以產生連續波、脈沖、線性調頻、相位編碼、各種調制噪聲等復雜信號。通過測試表明，產生的兩路信號幅度一致性優于0.5%，相位一致性優于0.5°，信號的雜散抑制優于60 dB；且該信號源的控制通過電腦串口發送數據，方便靈活、性能優良、通用性強，完全能夠滿足雷達/干擾基帶信號產生的要求。

參考文獻

[1] WU Xiao?qin， SONG Yin. Design and implementation of DDS based on VHDL [C]// 2007 8th International Conference on Electronic Measurement and Instruments. [S.l.]： [s.n.]， 2007， 2： 33?37.

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