Verilog帶符號(hào)數(shù)運(yùn)算

摘 要： 介紹了Verilog帶符號(hào)數(shù)的不同運(yùn)算。因?yàn)镽eg和Wire數(shù)據(jù)默認(rèn)情況下是無符號(hào)的，而在數(shù)據(jù)處理的情況下，Verilog既要對(duì)帶符號(hào)數(shù)據(jù)進(jìn)行各種運(yùn)算，也要對(duì)無符號(hào)數(shù)和帶符號(hào)數(shù)進(jìn)行運(yùn)算，所以簡單使用Verilog提供的運(yùn)算符是不夠的。因此研究不同類型數(shù)據(jù)運(yùn)算的通用方法是必要的。

關(guān)鍵詞： Verilog； 帶符號(hào)數(shù)； 補(bǔ)碼； 算術(shù)運(yùn)算

中圖分類號(hào)： TN911?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）03?0160?03

Operation of numbers with symbols by Verilog

HUI Wei?jun， SHEN Zhao?jun

（Yancheng Institute of Technology， Yancheng 224051， China）

Abstract： Different operations of data with symbols by Verilog are introduced. Reg and Wire data in the case of default is unsigned， but in the case of data processing， a variety of operations of data with symbols are performed by Verilog， and the unsigned and signed with numbers need to be processed. However， it is not enough to use the operation symbols provided by Verilog. It is necessary to research the general method for various types of data operation.

Keywords： Verilog； number with symbol； twos complement； arithmetic operation

0 引 言

Verilog語言是目前流行的一種硬件描述語言。它的最大的優(yōu)點(diǎn)是簡單、規(guī)范，語法規(guī)則與C語言十分相似。然而，作為一種描述語言，Verilog不具備C語言豐富的數(shù)據(jù)類型和數(shù)據(jù)處理能力。Verilog 95中能處理帶符號(hào)數(shù)數(shù)據(jù)類型是整型，而整型的默認(rèn)位寬是32位，且位寬不能改變，因而限制了整型數(shù)的使用。為了解決這個(gè)問題，Verilog 2001版本增加了對(duì)帶符號(hào)數(shù)處理的支持，雖然如此，Verilog對(duì)數(shù)據(jù)處理仍然有很多問題。本文以Verilog 2001為版本，重點(diǎn)討論帶符號(hào)數(shù)的算術(shù)運(yùn)算，并給出Verilog程序和仿真結(jié)果，同時(shí)，本文也討論了帶符號(hào)數(shù)的其他運(yùn)算情況。

1 加、減運(yùn)算

Verilog 2001處理帶符號(hào)數(shù)加減運(yùn)算很簡單，只要在定義數(shù)組是使用關(guān)鍵字signed即可：

module add_signed（a，b，sum）；

input signed [7：0] a，b；

output signed [7：0] sum；

assign sum=a+b；

endmodule

仿真結(jié)果如圖1所示。

圖1 加法仿真結(jié)果

Verilog處理帶符號(hào)數(shù)和無符號(hào)數(shù)運(yùn)算時(shí)候，默認(rèn)是把帶符號(hào)數(shù)轉(zhuǎn)換為無符號(hào)數(shù)。因此，對(duì)于帶進(jìn)位加法或者帶借位減法運(yùn)算，如果不加處理就會(huì)發(fā)生錯(cuò)誤：

module addc（a，b，c，sum）；

input signed [7：0] a，b；

input c；

output signed [8：0] sum；

assign sum=a+b+c；

endmodule

仿真如圖2所示，可知結(jié)果是錯(cuò)誤的，原因是a和b高位擴(kuò)展加零。改進(jìn)的方法是把帶符號(hào)數(shù)進(jìn)行符號(hào)擴(kuò)展：

assign sum={a[7]，a}+{b[7]，b}+c；

圖2 帶符號(hào)數(shù)和無符號(hào)數(shù)加法仿真錯(cuò)誤結(jié)果

圖3所示仿真表明結(jié)果是正確的。也可以用系統(tǒng)函數(shù)把無符號(hào)數(shù)轉(zhuǎn)換為帶符號(hào)數(shù)參加運(yùn)算：

assign sum=a+b+$signed（c）；

所得仿真結(jié)果將會(huì)相同。不同的是，系統(tǒng)函數(shù)$signed不能綜合，具有$signed的代碼只能用于仿真。

圖3 帶符號(hào)數(shù)和無符號(hào)數(shù)加法仿真正確結(jié)果

2 乘法運(yùn)算

兩個(gè)帶符號(hào)數(shù)乘法運(yùn)算的處理與加法運(yùn)算相似，只需在定義端口的時(shí)候使用關(guān)鍵字signed即可：

module mult（a，b，prod）；

input signed [7：0] a；

input signed [7：0] b；

output signed [15：0] prod；

assign prod = a * b；

endmodule

如圖4所示的仿真表面結(jié)果是正確的。當(dāng)然，實(shí)現(xiàn)一個(gè)帶符號(hào)數(shù)和無符號(hào)數(shù)的乘法的時(shí)候，默認(rèn)是把帶符號(hào)數(shù)高位全部擴(kuò)展為零，因而，用乘法運(yùn)算符實(shí)現(xiàn)的乘法結(jié)果將會(huì)是錯(cuò)誤的，如圖5所示。

module mult（a，b，prod）；

input signed [7：0] a；

input [7：0] b；

output signed [15：0] prod；

assign prod = a*b；

endmodule

圖5 帶符號(hào)數(shù)與無符號(hào)數(shù)乘法仿真錯(cuò)誤結(jié)果

解決方法是可以用函數(shù)$signed把上述代碼中的無符號(hào)數(shù)b轉(zhuǎn)換為帶符號(hào)數(shù)，此時(shí)代碼就不可綜合。實(shí)現(xiàn)通用的兩個(gè)數(shù)乘法的算法，基本的思路是用移位加的方式實(shí)現(xiàn)。其算法基礎(chǔ)是認(rèn)為補(bǔ)碼是一個(gè)權(quán)重碼，位寬為n的向量存放補(bǔ)碼，其MSB的權(quán)為[-2n-1，]其他位的權(quán)為[2i，]i的取值范圍為0≤i≤n-2。當(dāng)兩個(gè)位寬為n的數(shù)相乘時(shí)，從右向左，逐位考察乘數(shù)索引為i的位的值，若為1，將被乘數(shù)左移i位，作為部分和加到結(jié)果中。若乘數(shù)最高為位1，因?yàn)闄?quán)為[-2n-1，]所以被乘數(shù)要先取反加一，然后再左移n-1位。兩個(gè)位寬為n的數(shù)相乘，最終的結(jié)果，是由n個(gè)移位的部分和相加得到。

module mult8（a，b，prod）；

input signed [7：0] a；

input [7：0] b；

output signed [15：0] prod；

wire [15：0] prod_int0；

wire [15：0] prod_int1；

wire [15：0] prod_int2；

wire [15：0] prod_int3；

wire [15：0] prod_int4；

wire [15：0] prod_int5；

wire [15：0] prod_int6；

wire [15：0] prod_int7；

wire [7：0] inv_add1；

assign prod_int0 = b[0] ？ {{8{a[7]}}，a} ： 16′b0；

assign prod_int1 = b[1] ？ {{7{a[7]}}，a，1′b0} ： 16′b0；

assign prod_int2 = b[2] ？ {{6{a[7]}}，a，2′b0} ： 16′b0；

assign prod_int3 = b[3] ？ {{5{a[7]}}，a，3′b0} ： 16′b0；

assign prod_int4 = b[4] ？ {{4{a[7]}}，a，4′b0} ： 16′b0；

assign prod_int5 = b[5] ？ {{3{a[7]}}，a，5′b0} ： 16′b0；

assign prod_int6 = b[6] ？ {{2{a[7]}}，a，6′b0} ： 16′b0；

assign inv_add1 = ～a + 1′b1；

assign prod_int7=b[7]？{inv_add1[7]，inv_add1，7′b0} ： 16′b0；

assign prod = prod_int0 + prod_int1 + prod_int2+prod_int3 + prod_int4 + prod_int5+prod_int6 + prod_int7；//六個(gè)部分和相加得到積

endmodule

以上代碼可以對(duì)2個(gè)無符號(hào)數(shù)、2個(gè)帶符號(hào)數(shù)、1個(gè)帶符號(hào)數(shù)和1個(gè)無符號(hào)數(shù)的乘法都適用，仿真結(jié)果如圖6所示。

圖6 帶符號(hào)數(shù)和無符號(hào)數(shù)相乘的正確結(jié)果

3 除法運(yùn)算

通用的整數(shù)除法器也不可以用除法運(yùn)算符來實(shí)現(xiàn)。除法器實(shí)現(xiàn)比較復(fù)雜，組合邏輯實(shí)現(xiàn)的算法較少。以下代碼實(shí)現(xiàn)的就是一個(gè)通用的組合邏輯除法器，其思想是，先把帶符號(hào)數(shù)轉(zhuǎn)換為無符號(hào)數(shù)，實(shí)現(xiàn)兩個(gè)無符號(hào)數(shù)的整數(shù)除法。

至于兩個(gè)無符號(hào)數(shù)的除法器的算法是，循環(huán)實(shí)現(xiàn)被除數(shù)減去除數(shù)，直到被除數(shù)比除數(shù)小。那么，減的次數(shù)就是商，保留的被除數(shù)就是余數(shù)。最后根據(jù)被除數(shù)和除數(shù)的符號(hào)位確定商和余數(shù)的符號(hào)。

Module

dividenew（Dividend，Divisor，Quotient，Reminder）；

input [7：0] Dividend，Divisor；

output reg [7：0] Quotient，Reminder；

wire isneg；

wire [7：0] Dividend_abs，Divisor_abs；

integer i；

reg [7：0] tempa；

reg [7：0] tempb；

reg [15：0] temp_a；

reg [15：0] temp_b；

assign isneg = Dividend[7] ^ Divisor[7]；

assign Dividend_abs = Dividend[7] ？ ～Dividend + 1 ： Dividend；

assign Divisor_abs = Divisor[7] ？ ～Divisor + 1 ： Divisor；

always @（Dividend_abs，Divisor_abs）

begin

tempa <= Dividend_abs；

tempb <= Divisor_abs；

end

always@（tempa，tempb）

begin

temp_a = {8′h00，tempa}；

temp_b = {tempb，8′h00}；

for（i = 0； i < 8； i = i+1）

begin

temp_a = { temp_a[14：0]，1′b0}；

if（ temp_a[15：8] >= tempb ）

temp_a = temp_a - temp_b + 1；

else

temp_a = temp_a；

end

Quotient = isneg ？ ～temp_a[7：0] + 1 ： temp_a[7：0]；

Reminder = Dividend[7] ？ ～temp_a[15：8]+1 ： temp_a[15：8]；

end

endmodule

上述程序適用于任意兩個(gè)數(shù)相除的情況。仿真結(jié)果如圖7所示，結(jié)果表明算法設(shè)置是正確的。

4 其他運(yùn)算

（1） 移位運(yùn)算

Verilog 2001增加了 >>> 帶符號(hào)數(shù)右移運(yùn)算符，不同于運(yùn)算符 >> ，當(dāng)執(zhí)行該運(yùn)算時(shí)，低位移出，高位補(bǔ)的是符號(hào)位。

（2） 關(guān)系運(yùn)算

當(dāng)執(zhí)行帶符號(hào)數(shù)和無符號(hào)數(shù)運(yùn)算時(shí)候，Verilog默認(rèn)是把帶符號(hào)數(shù)看成無符號(hào)數(shù)。因此比較大小時(shí)，容易發(fā)生錯(cuò)誤。

reg [7：0] a = 13；

reg signed [7：0] b = -8；

wire c；

assign c = （a > b）；

上述代碼中，c的值為0，說明關(guān)系運(yùn)算是錯(cuò)誤的。要正確的比較帶符號(hào)數(shù)和無符號(hào)數(shù)的大小，需要根據(jù)符號(hào)位的具體情況來處理。

（3） 按位運(yùn)算

當(dāng)需要擴(kuò)展的時(shí)候，注意的是用符號(hào)擴(kuò)展，不能用默認(rèn)的補(bǔ)零擴(kuò)展。

5 結(jié) 語

在Verilog 1995版中，Reg和Wire都只支持無符號(hào)數(shù)，為了解決對(duì)帶符號(hào)數(shù)的問題，Verilog 2001版增加了對(duì)帶符號(hào)數(shù)處理的支持。在一般情況下，直接使用運(yùn)算符實(shí)現(xiàn)帶符號(hào)數(shù)的各種運(yùn)算會(huì)出現(xiàn)錯(cuò)誤。在加減、關(guān)系等運(yùn)算中需要把帶符號(hào)數(shù)進(jìn)行符號(hào)擴(kuò)展，然后再參加運(yùn)算，在乘除運(yùn)算中，仍然要采取一定的算法，才能實(shí)現(xiàn)通用的數(shù)據(jù)運(yùn)算。

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