FPGA／DSP高速穩定雷達發射機設計

張春杰，王鵬，譚振偉

哈爾濱工程大學信息與通信工程學院，黑龍江哈爾濱 150001

FPGA／DSP高速穩定雷達發射機設計

張春杰，王鵬，譚振偉

哈爾濱工程大學信息與通信工程學院，黑龍江哈爾濱 150001

針對采用直接數字式頻率合成（DDS）芯片無法直接產生多種信號波形的情況，提出基于現場可編程門陣列（FP-GA）和數字信號處理器（DSP）控制DDS來實現高速穩定雷達發射機的設計方案。首先，介紹了直接數字式頻率合成的結構和原理。其次，設計了雷達發射機的硬件電路和軟件編程，其中為提高雷達系統工作穩定性，保證DSP控制DDS產生穩定的波形信號，特別加入了對DSP工作狀態進行監測和控制的模塊電路。測試結果表明，設計的雷達發射機能夠通過示波器輸出穩定、實時的普通連續波、FSK信號、單頻脈沖信號等多種波形，信號頻率的范圍在0～100 MHz，頻率穩定度達到1%。

直接數字式頻率合成；數字信號處理器；可編程門陣列；高速穩定性；雷達發射機

自從相控陣雷達問世以來，由于其具有測量精度高、觀察空域寬、可處理多目標的特點，被廣泛應用于預警、制導、搜索等戰術場合。而T／R組件是相控陣雷達的核心部件，其技術指標、結構工藝以及成本等因素直接關系到雷達系統的成敗［1］。

隨著數字技術的不斷發展，將直接數字頻率合成（DDS）技術引入相控陣雷達系統中，并以其為核心組成全數字T／R模塊代替原來由移相器、微波衰減器、不等功率分配器等構成的模擬T／R模塊，實現T／R組件的全數字化，從而進一步簡化雷達系統結構、縮小雷達整機的體積［2-4］。

文中雷達發射機通過DSP與FPGA聯合控制3片DDS芯片高速穩定地產生多種所需的雷達波形，通過串口模塊與PC機相連，在上位機界面自由設定參數，增強了系統的實時性和可操作性。經過實際測試，雷達發射機達到了預期目標。

1 DDS的結構與原理

DDS技術是根據奈奎斯特采樣定理，從正弦信號相位出發，將該正弦信號采樣、量化、編碼形成一個正弦函數表存在查詢表ROM中。其工作過程為根據時鐘脈沖fc，N位相位累加器將頻率控制字K循環累加，把相加后的結果通過相位寄存器輸出作為取樣地址送入波形表存儲器。波形表存儲器根據這個地址值輸出相應的波形數據。最后，經D／A轉換和濾波將波形數據轉換成所需要的模擬波形輸出。

圖1 DDS原理框圖

普通的正弦波信號S（t）可寫成：

當振幅A與初始相位φ不隨時間變化時，其頻率就由相位唯一確定，即有

式中：Δφ為一個采樣周期Δt之間的相位增量，Δφ＝K2π／2N，Δt＝1／fc。

故系統輸出頻率即為

式中：fc為系統工作頻率，fout為輸出頻率，K為用戶編程的頻率控制字，N為累加器的寄存器位數［5-8］。

2 系統設計方案

發射機設計是基于Altera公司的cyclone系列FPGA器件EP2C8Q208C8，配合以TI公司DSP器件TMS320C6416為主處理器的電路模塊來控制3片DDS芯片AD9854實現設計要求。首先通過DSP給DDS傳送控制字，輸入DDS產生波形所需要的參數，送到DDS的I／O口寄存器，等待更新脈沖；而FPGA則控制整個電路的時序；最后給出更新脈沖，通過DSP與FPGA的聯合工作完成雷達信號波形的產生。本設計的硬件結構主要有DSP電路、FP-GA電路、串口模塊等。發射機硬件結構框圖如圖2所示。

圖2 發射機硬件結構框圖

2.1 DSP電路

DSP是本系統中核心控制部分，它的工作狀態直接影響到整個系統工作的好壞。為保證DSP工作穩定，特別加入了DSP監控模塊，模塊設計如圖3所示。當監控模塊檢測出DSP輸出的檢測信號異常時，檢測模塊向DSP發送復位信號將其復位為正常工作狀態。當DDS芯片輸出的信號偏離正常工作頻率范圍時，DDS檢測模塊會發出命令，使DSP運行中斷程序，進而對DDS進行復位和重新配置。這樣就可以使雷達發射機工作可靠性提高，輸出更加穩定波形信號。

圖3 DSP監控模塊

DSP芯片的內部含有鎖相環模塊，可以通過對鎖相環設置來控制時鐘倍頻，通過倍頻可以在輸入時鐘比較低的情況下，得到高速的系統工作時鐘。DSP的倍頻設置由CLKMODE1與CLKMODE0共同決定，可通過把開關接到CLKMODE1與CLKMODE0端口來手動調整倍頻數。這樣就可以自由控制DSP工作頻率，進而控制雷達發射機的工作速度。本系統中，利用50 MHz晶振給DSP提供時鐘，把倍頻系數設置為20時，DSP的工作頻率可以達到1 GHz［9］。

表1 DSP倍頻模式設置

2.2 FPGA電路

FPGA是現場可編程的高密度數字集成電路。它具有應用快速、使用方便、經濟實用以及數字化的特點。發射機利用FPGA芯片EP2C8Q208C8進行譯碼，形成3片AD9854使能控制信號，分別控制3片AD9854芯片的更新脈沖與復位等信號，從而可以實現對不同芯片的控制［10］。利用FPGA控制整個電路的時序使3片DDS同步工作，這樣系統就可以輸出滿足設計的要求。

圖4 FPGA配置框圖

2.3 串口電路

串口包括多種類型如RS-232-C、RS-485、RS-422等。其中最常見的是RS-232-C，它的結構比較簡單，連接器由9針組成，通信時只要3根線就能完成信號發送和接收，但是由于它通信距離短、速度低的原因限制了它的應用。由于RS-422是差分通信接口，其抗干擾能力強，且傳輸速度達到10Mbit／s，傳輸距離也比RS-232遠［11］。發射機為了使通信信號更加穩定，所以采用了RS-422和RS-232聯合的方式。

圖5 串口發送接收

在DSP內部完成SC16C550的芯片配置，SC16C550可以進行串行和并行數據相互轉換，它最高速度可達3 Mbit／s，完全滿足本設計中低功耗和高速率的需求，并且它的內部包含一個16位FIFO發送和接收器，通過利用內部的FIFO可以使數據傳輸更加準確快捷。該模塊中DS8921作用是進行232電平與422電平的轉化，當SC16C550發送信號時，DS8921將發送過來232電平信號轉換成422電平信號傳送出給上位機；當上位機把信號傳送給處理板時，DS8921將傳送過來的422電平信號轉換成232電平信號傳送給串口處理芯片。

2.4 軟件設計

雷達發射機軟件設計采用QuartusII和CCStud-iov3.3開發軟件。并在Microsoft VC＋＋6.0環境下開發上位機界面。本文的研究對象是實現連續波、單頻脈沖信號、FSK等信號。軟件調試之前必須進行初始化，初始化后需要等待上位機的命令，當上位機指令到達，通過串口傳送給DSP，再經由DSP寫給DDS，把參數送到DDS寄存器中，等待更新脈沖，最后由FPGA給出更新脈沖實現波形輸出。

圖6 軟件設計流程

3 整機性能測試

首先利用上位機發送不同的頻率值，通過頻譜儀（Agilent E4402B）觀測硬件產生的波形并記錄連續波在不同時刻頻點的測量值，具體值見表2。

表2 頻率測試結果

在上位機界面發出產生連續波、單頻脈沖、FSK等信號指令，通過示波器（Agilent DSO6054A）截取輸出信號的波形圖用來分析系統的性能（如圖7～9），可以清晰看到波形頻率等參數。

圖7 連續波信號

圖8 FSK信號

圖9 單頻脈沖信號

從實驗結果分析可得到，雷達發射機通過示波器輸出連續波，FSK信號和單頻脈沖信號等波形曲線光滑，頻譜圖主譜良好，當信號為100 MHz時沒有出現衰減，頻率穩定性高，滿足指標的需求。

4 結論

綜上所述，本文研制成功的雷達發射機之所以具有高速穩定實時的優良性能，是由于采用了基于FPGA／DSP控制DDS技術。與以往設計發射機方案相比較，在整機性能上有3點優點。

1）高速性。同以往用單片機控制DDS芯片相比，DSP芯片TMS320C6416最高時鐘速度可達到1 GHz，解決了控制芯片速度不夠的缺點，并且DSP芯片具有強大的運算處理能力，可以快速的控制DDS芯片產生多種實際需要的波形。

2）穩定性。同以往用晶體振蕩器產生雷達信號的方案相比，通過DDS技術解決了雷達發射機輸出信號頻率不穩定、頻譜純度不高的問題以及不能改變的缺點。加入了DSP工作監控電路，保證了發射機工作的穩定性。與未添加監控模塊的信號發生器相比，在強干擾環境下輸出的信號更加穩定，系統正常工作時間也更長。

3）實時性。利用C語言編寫上位機軟件與串口通信程序，實現了可視化的人機操作界面，可以在上位機界面上自由更改信號參數，由DSP把相應的參數寫入DDS芯片，實現實時控制不同信號輸出的目的。

由于DDS技術產生的雜散分量比較大，且DDS芯片功耗大、散熱性能不好，這些問題都影響著雷達仿真器產生信號的準確性，接下來需要進一步改善DDS芯片的雜散、功耗和散熱等問題。

［1］吳曼青，靳學明，譚劍美.相控陣雷達數字T／R組件研究［J］.現代雷達，2001，23（2）：57-60.

［2］裴英.雷達數字T／R組件自動測試系統設計［J］.現代雷達，2013，35（6）：73-76.

［3］翟麗君，穆賀強.一種高效雷達信號模擬器［J］.現代電子技術，2012，35（12）：126-129.

［4］于淑萍，張幸兒.基于FPGA／MCU多功能信號發生器的設計與實現［J］.電力自動化設備，2009，12（29）：106-108.

［5］鄧耀華，吳黎明，張力鍇，等.基于FPGA的雙DDS任意波發生器設計與雜散噪聲抑制方法［J］.儀器儀表學報，2009，11（30）：2255-2261.

［6］李正周，鄭微.基于DSP的脈沖雷達基帶信號發生器設計［J］.彈箭與制導學報，2011，31（4）：240-242.

［7］劉哲，韓焱，姚金杰.基于DDS的多模信號發生器設計［J］.計算機測量與控制，2010，18（3）：731-733.

［8］楊加一，王海峰，樊來恩.新型雷達信號目標模擬系統的研究［J］.航空兵器，2012，12（6）：46-48.

［9］任建國.DSP開發技術實例與技巧［M］.北京：國防工業出版社，2007：125-129.

［10］褚振勇，翁木云.FPGA設計及應用［M］.西安：西安電子科技大學出版社，2002：202-208.

［11］王中訓，徐超，王德法.基于VC＋＋6.0的多串口通信方法［J］.計算機應用，2008，28（6）：254-256.

Design of high-speed stability radar transm itter based on FPGA／DSP

ZHANG Chunjie，WANG Peng，TAN Zhenwei
College of Information and Communication Engineering，Harbin Engineering University，Harbin 150001，China

For using a direct digital frequency synthesis（DDS）chip can not directly produce a variety of signal waveforms，this paper proposes a radar transmitter with high-speed stability，which controls DDS based on field programmable gate array（FPGA）and digital signal processor（DSP）.Firstly the paper presents the structure and principle of the direct digital frequency synthesis.Then the hardware circuit and the software programming are de-signed，in which amonitoringmodule is specially added tomonitor and control the DSP working state，so as to en-sure that DSP may control DDS to produce stable waveform signals.Finally，the test result shows that the radar transmittermay output stable，real-time continuous ordinary waves through oscilloscope，FSK signal，single-fre-quency pulse signal and other waveforms.The frequency of the signal is within the range of 0～100MHz，and the frequency stability reaches 1%.

digital frequency synthesis；digital signal processor；field programmable gate array；high-speed stabili-ty；radar transmitter

TN914.2

：A

：1009-671X（2015）01-006-05

10.3969／j.issn.1009-671X.201403003

http：//www.cnki.net／kcms／detail／23.1191.U.20150112.1530.006.htm l

2014-03-06.

日期：2015-01-12.

國家自然科學基金資助項目（61301199）.

張春杰（1975-），女，副教授，博士；王鵬（1989-），男，碩士研究生.

張春杰，E-mail：chun_jie_zhang＠163.com.