TMS320C6678的LPI雷達信號檢測模型設計

肖鵬，肖衛華，吳宏超

(空軍航空大學，長春 130022)

肖鵬，肖衛華，吳宏超

(空軍航空大學，長春 130022)

本文圍繞低截獲概率雷達信號處理的特點和實時性的要求，設計了基于FPGA和DSP傳統組合模式的LPI雷達信號檢測處理平臺。在一款基于Keystone構架的多核DSP處理板上，創新性地運用并行關聯流水線體系結構和多層任務調度分配信號處理機制，構建了針對LPI雷達信號從預處理到檢測結果輸出的一整套信號處理模型。經過仿真實驗驗證，該信號處理模型適合在低信噪比條件下對LPI雷達信號進行檢測，且系統資源分配合理占用邏輯資源少，具有實時檢測LPI雷達信號的潛力。

低截獲概率；TMS320C6678；信號檢測；圖像處理

引 言

圖1 LPI雷達信號檢測硬件處理平臺工作流程

隨著雷達信號呈現出“微少、微弱、微量”的變化趨勢，傳統的信號處理策略和分析平臺儼然已經不能滿足現代雷達信號處理的要求，這不僅促使雷達信號處理領域的科研工作者們加快新方法和新技術的研發，而且也加速了電子器件向高性能、低功耗和高可靠性等方向發展。

隨著嵌入式技術的迅猛發展，特別是伴隨著DSP和FPGA的量產化，使得硬件處理平臺對雷達信號處理能力的束縛變得越來越小，面對復雜度較高的算法，高性能的DSP也可表現出比較滿意的實時處理結果，為雷達信號處理提供了一個廣闊的開發平臺。

1 新型LPI雷達信號處理流程設計

LPI雷達信號檢測硬件處理平臺工作流程如圖1所示。

LPI雷達信號硬件處理平臺工作結構圖如圖2所示。

工作概要過程如下:

圖2 硬件處理平臺工作結構圖

① 啟動。系統每次啟動時，由上位機操控軟件向DSP以發送數據包的形式通過網絡接口加載常規目標庫，DSP完成對數據包的解析和釋放，同時將帶有不同標識位的參數分別加載到相應的子系統中，當系統完成自檢和初始化后隨即進入到等待工作狀態。

② FPGA信號處理過程。FPGA負責接收ADC的連續數據流，經過參數測量和信號稀釋后將信號分為三類：低截獲主要待分選信號、常規體制雷達信號和剩余信號。利用系統啟動時加載的參數，將三類信號分別送入到各自對應的通道FIFO中，當FIFO狀態標識位置“1”(初始化時置“0”，置“1”時表示FIFO已滿)時，向DSP的EDMA發送搬移數據請求，DSP中的EDMA會按照協議地址去共享內存中尋找數據，當數據搬移結束后將FIFO狀態標識位置“0”。

③ DSP信號處理過程。EDMA將數據搬移到DSP內存后，DSP開始對數據流進行解析，然后對解析后的數據進行檢測的相關操作。在DSP中對每一幀數據流的多個通道采用并行多任務的處理機制，可以保證多個通道內的信號同時被執行檢測操作，確保了處理的實時性。

④ 數據顯示和存儲。DSP將檢測的結果發送給數據融合處理子系統，以便對結果進行后續加工處理，生成上報結果。最終的結果通過網絡接口發送給上位機的顯示界面進行顯示，并在上位機中對結果進行存儲。

2 電路設計要求

為了提高對LPI雷達“微少、微弱、微量”信號的處理能力，本節在設計電路之初著重從核心處理芯片選型、數據傳輸方式設計、并行多任務處理架構搭建和算法處理邏輯性論證4個方面入手，對潛在制約系統處理能力的因素進行了分析。

(1) 核心處理芯片選型

處理器能力的提升對提高整個系統的運算能力有著最直接、最有效的影響力，所以在FPGA和DSP的選型上應該以滿足系統實際處理能力需求為目的，不能一味追求處理器性能指標，造成能源和資源的浪費。

(2) 數據傳輸方式設計

該系統硬件電路在數據傳輸的過程中主要涉及到兩類數據之間的交換：一類是FPGA與DSP之間的數據交換，屬于片間數據交互類；另一類是DSP的8個核之間的數據交換，屬于片內數據共享。片間數據交互采取芯片自帶的通信接口，利用線型結構相連；片內數據通過共享數據總線或共享內存的方式，并稱為緊耦合式并行系統[1]。

(3) 并行多任務處理架構

考慮到在處理過程中DSP會完成多個通道內的LPI雷達信號檢測和結果的信息融合，若采用串行處理方式，則只能在一個時間范圍內處理一個通道內的信息流，這樣，其他通道的信息流就處于等待狀態，會造成FIFO溢出或信息流的丟失，對后續信息融合也帶來了不小的困難。

(4) 算法處理邏輯

在算法處理邏輯性論證過程中考慮到了并不是每一次數據請求都會檢測到LPI信號，所以在檢測結束后設置了狀態標識位，只有狀態標識位更新狀態后才能進行后續的結果信息融合工作，否則直接處理下一批次的任務請求。

在該系統中，信號處理板以網絡服務器的方式工作，上位機通過千兆以太網口與信號處理板連接。工作時，上位機與信號處理板間首先建立Socket連接，確立通信協議、本地協議地址、本地主機端口、遠端主機地址和遠端協議端口，連接建立后上位機以客戶端的方式訪問信號處理板，同時加載數據到信號處理板，然后上位機轉為等待狀態，等待信號處理板發送結果數據。

3 信號處理板DSP選型

該LPI雷達信號處理板采用的是TI公司基于Keystone構架的8核DSP——TMS320C6678[2]，該DSP兼顧高性能的定點和浮點運算能力，提供高達10 GHz的累積工作頻率。

TMS320C6678集成了大量的片上記憶存儲功能，除了為L1 SRAM提供32 KB的程序和數據緩存外，每個單核都配備有512 KB的專屬內存，可以配置為映射內存或緩存。該設備還集成了4 096 KB的多核共享內存，可以作為共享L2 SRAM或共享L3 SRAM。為了快速訪問外部存儲器，該設備還提供了一個64位的DDR3外部存儲器接口(運行在1600 MHz)。

TMS320C6678提供了強大的多核并行處理模式功能：主從模式(Master Slave)和數據流模式(Data Flow)[3]，為大數據流的處理和復雜算法的快速執行提供了平臺。

圖3 主從模式

主從模式：將核0作為主核，完成系統任務分割、資源配置和協調控制等功能，其他7個核在主核0的統一分配調度下可以在同一時刻執行各自相應的任務，當所有從核將任務結果返回給主核后才視為一次任務的順利完成，系統工作結構簡圖如圖3所示。

數據流模式：該模式下8個核所承擔的任務具有明顯的先后順序，一個核的輸出即是下一個核的輸入，彼此之間的處理優先級呈遞進關系，在不同處理時刻由不同的核完成相應的任務，只有最后一個核處理完畢后才標志本次任務的結束，系統工作結構簡圖如圖4所示。

圖4 數據流模式

并行處理模式的確定取決于DSP所承擔任務的不同，在本信號處理板中DSP完成的主要工作如下：上位機加載數據包的解析、FPGA預處理后發來的數據流的接收、LPI雷達信號的檢測、常規體制雷達信號的處理、未知信號的處理、處理結果數據融合和打包上傳。上述工作，尤其是信號檢測和處理結果的最終上報都有著明顯的先后順序性，因此，該DSP的并行處理模式選擇為數據流模式，即將不同階段DSP要完成的任務合理分配給8個核。

4 信號處理板FPGA選型

在信號處理板中，FPGA主要完成接收ADC的數據流，并實施參數測量和信號的通道劃分，所以計算量不是很大，但對數據的高速存儲要求較高，所以選擇了xilinx公司采用高性能邏輯結構的Virtex-6系列的XC6VLX130T[4]。該型FPGA具有128 000個邏輯單元，與上一代Virtex系列相比，功耗僅為其40%，且處理速度更快、性能穩定。

在數據緩存方面，設計了基于XC6VLX130T內部Block RAM的雙口RAM，每組RAM采用深度為2行的Pixels存儲方式。讀寫邏輯和接口模塊之間在訪問雙口RAM時，采用高位地址“乒乓”的策略，通過訪問“乒乓”FIFO標志寄存器的狀態，順序循環讀寫，這樣可以保證每行Pixels穩定地讀出[5]。當FIFO存滿時向DSP發送數據搬移請求，防止由于數據溢出而造成信號的丟失。

5 信號處理板電路總體設計

LPI雷達信號處理板的電路設計框架圖如圖5所示，內部電路設計圖6略——編者注。

(1) DSP

DSP主要負責LPI雷達信號的檢測工作，其中與上位機的數據傳輸通過千兆以太網口實現[6]，同時上位機利用Blackhawk XDS560v2仿真器向DSP加載程序，通過在DSP片外加掛4片512 MB的DDR3內存來滿足大量數據緩存的需求。

(2) FPGA

FPGA通過EDMA與DSP進行高速的數據交換，上位機通過JTAG接口向FPGA加載程序和調整相應的參數設置。其中，DSP與FPGA的數據傳輸原理圖如圖6所示。

(3) NAND Flash

上位機通過Blackhawk XDS560v2仿真器負責將LPI雷達信號的檢測算法加載到64 MB NAND Flash中，DSP

的基本配置程序同樣需要加載到NAND Flash中[7]。

圖5 LPI雷達信號處理板電路設計框架圖

(4) DDR3

該信號處理板采用外接512M×4片DDR3的形式來滿足數據緩存的需求，經過實際信號環境的測試，驗證了這種設計的合理性。

(5) Ethernet接口

信號處理板以服務器的方式工作在整個系統環境中，通過動態IP設置和端口綁定等技術手段實現了多服務器同時訪問的協同處理機制。

結 語

在系統的調試過程中選取了Xilinx公司的集成軟件環境(Integrated Software Environment，ISE)(V14.7)進

行FPGA程序的編寫、調試和驗證，并利用ChipScope工具對實際數據進行輸入/輸出采樣，通過對數據準確性和完整性的統計分析，進一步驗證了ADC數據解析算法和低截獲信號通道分配機制的可行性。

[1] 吳灝,肖吉陽,范紅旗，等.TMS320C6678多核DSP的核間通信方法[J]. 嵌入式技術,2012,38(9):11-13.

[2] Texas Instrument.TMS320C6678 Data Manual，2012.

[3] Texas Instrument.Multicore Design Overview[EB/OL]. [2014-09].http://www.ti.com.

[4] Xilinx.Virtex-6 FPGA memory interface solutions user guide[EB/OL]. [2014-09].http://www.xilinx.com.

[5] 劉文章,劉七華,謝川林,等.基于TMS320C6678的多核DSP上電加載技術[J].現代電子技術,2013,36(18):111-114.

[6] 李吉民,王建濤,肖衛華,等. 基于多核DSP的SDIF雷達信號分選算法實現[J].電子設計工程,2013,21(13):181-183.

[7] 沈發江.基于RapidIO總線的多DSP信號處理平臺設計[J].自動化應用,2013(4):23-25.

肖鵬(碩士研究生)、肖衛華、吳宏超(講師)，研究方向為信號處理。

Xiao Peng,Xiao Weihua,Wu Hongchao

(Aviation University of Air Force,Changchun 130022,China)

According to the characteristics of LPI radar signal processing and the real-time requirement,the article designs a LPI radar signal detection processing platform based on FPGA and DSP.On a multi-core DSP processing board based on Keystone,we use parallel connection pipeline architecture and the multi-layer distribution of task scheduling to process the LPI radar signal.The design builds a whole set of model of LPI radar signal processing from the pretreatment to the output of detection result.The simulation experiment results show that the signal processing model is suitable for low SNR of LPI radar signal detection,the system resource allocation is reasonable and takes fewer logical resources.The model has great potential of real-time detection of LPI radar signal.

LPI;TMS320C6678;signal detection;image process

TN952

A

?迪娜

2014-09-25)