異步FIFO在DSP圖像采集系統中的應用

盧博，王軍

(重慶郵電大學 信號與信息處理重慶市重點實驗室，重慶 400065)

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異步FIFO在DSP圖像采集系統中的應用

盧博，王軍

(重慶郵電大學 信號與信息處理重慶市重點實驗室，重慶 400065)

本文利用異步FIFO芯片作為TVP5150與DSP之間的緩沖，可以進行穩定的數據傳輸，并且簡化了設計難度。以TI公司的TMS320VC5509A作為DSP圖像處理器件，FIFO芯片采用可以存儲一幀圖像的AL422B。TVP5150作為視頻解碼芯片，利用CPLD完成邏輯控制功能。給出了系統的整體架構，重點介紹了FIFO的特點，FIFO與TVP5150之間的硬件接口電路，FIFO與DSP之間的硬件接口電路，以及FIFO的讀寫指針復位和讀寫使能的控制。軟件采用C語言對DSP進行編程，在CCS中進行在線仿真，完成對整個系統的采集與處理控制，不僅增強了程序的易讀性，而且增強了系統的可移植性。

異步FIFO；TVP5150；DSP；中斷；CPLD

引 言

基于DSP的圖像采集與處理系統與傳統的PC端的系統相比，具有功耗低、攜帶方便、處理速度快的特點，被廣泛使用在圖像采集與處理領域。DSP(Digital Signal Processor)芯片也稱數字信號處理器，是TI公司推出的專用于數字信號處理系統中進行算法處理的微處理器器件。DSP采用哈佛結構總線設計，程序存儲器和數據存儲器分開，取值和數據訪問可以同時進行。DSP還使用流水線操作，使得多條指令重疊進行操作，可以有效地提高指令執行效率。此外，DSP還擁有獨立的硬件乘法器，在處理濾波、卷積等運算時具有很快的速度，因此，DSP特別適合在圖像采集與處理系統中作為核心器件[1]。視頻采集端的視頻解碼芯片使用TVP5150，將采集到的模擬圖像信號轉換成數字圖像信號。

1 系統設計整體架構

圖1 系統整體架構

本系統是基于DSP的數字圖像處理系統，總體結構設計如圖1所示。首先CCD攝像機拍攝視頻圖像，輸出標準PAL制式視頻信號，輸入到視頻解碼芯片TVP5150中，TVP5150將模擬圖像信號轉換為數字圖像信號送入FIFO中，本系統采用AL422B。DSP通過EMIF接口從FIFO中讀取圖像數據并存入存儲器，圖像數據經過DSP中算法處理后，通過仿真器傳輸到PC機上進行顯示。其中，CPLD負責FIFO的讀寫指針復位和讀寫使能控制等工作。

FIFO(First In First Out)是一種先進先出的數據緩存器。FIFO與其他存儲器的區別是沒有讀寫地址線，操作可以變得很簡單，而且，它只能將數據順序寫入，并且順序讀出[2]。此外，FIFO還具有以下一些特點：

① 對連續的數據進行緩存，防止數據的丟失。

② 可以對數據進行集中存儲，使CPU總線避免頻繁的操作。

③ 允許系統進行高速的DMA操作，即可以不通過CPU的干預，直接進行數據存儲，節約了使用CPU的時間，使系統的效率大大提高。

FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀寫時鐘必須是同一個時鐘，而異步FIFO可以接受一種時鐘寫入數據，另一種時鐘讀出數據，也就是讀寫時鐘可以不一致，能夠相互獨立。

由于本系統中TVP5150送數據到DSP時，TVP5150的寫時鐘和DSP的讀時鐘是不一樣的。TVP5150的輸出時鐘是27 MHz，數據位為8位寬度，那么每秒的數據量就是216 Mbps，而DSP的輸出時鐘很難匹配27 MHz的時鐘頻率，設置為33 MHz，8位數據寬度，那么最大傳輸速率為264 Mbps。顯然，兩者的數據傳輸量在單位時間內是不一樣的，如果這時不經過任何緩存就進行數據間的相互傳輸，系統無法同步操作，并且會進入一種亞穩定狀態，從而整個系統功能失常。為了避免亞穩定狀態以實現系統數據的高速穩定的傳輸，本系統使用了異步FIFO作為解決方案，且采用AL422B作為異步FIFO存儲器，容量為3MB(393 216字節×8位)，可以存儲PAL制式一幀圖形的信息。它的一些技術指標如下：

① 支持VGA、CCIR、NTSC、PAL和HDTV制式的視頻信號；

② 獨立的讀寫操作，可以接受不同的I/O速率；

③ 讀或寫周期為20 ns；

④ 訪問時間為15 ns；

⑤ 輸出使能控制；

⑥ 具有DRAM自刷新功能；

⑦ 3.3 V或5.0 V供電。

2 系統硬件設計

2.1 TVP5150與AL422B的接口實現

在本系統中，TVP5150的數據輸出端要與AL422B的數據寫入端相連，AL422B的數據讀出端要與DSP的數據輸入端相連。首先介紹TVP5150與AL422B之間的硬件連接，TVP5150的數據總線可以與AL422B的寫入端的數據總線直接進行連接。

TVP5150的輸出時鐘需要進行二分頻并移相半個時鐘周期，然后與AL422B的寫時鐘WCK連接，因為我們只需要獲取灰度圖像，這樣做可以將彩色部分的圖像濾除并且可以減少數據量。

TVP5150與AL422B接口如圖2所示。

圖2 TVP5150與AL422B硬件接口

2.2 TMS320VC5509A與AL422B的接口實現

圖3 TMS320VC5509A與AL422B硬件接口

3 系統軟件設計

軟件部分分為兩部分，分別是DSP內的程序設計和CPLD中的組合邏輯。

3.1 DSP主程序

程序流程圖如圖4所示。

圖4 程序流程圖

3.1.1 主函數初始化

主函數需要對時鐘頻率、中斷函數、EMIF外部存儲器接口、I2C總線、TVP5150視頻配置、AL422B的寫指針復位進行初始化。

其中，AL422B的初始化采用TMS320VC5509A的GPIO口GPIO0、GPIO1、GPIO2發送邏輯電平到CPLD，然后由CPLD發送命令控制 AL422B的讀寫指針復位與讀寫使能。

3.1.2 初始化TVP5150

TVP5150是視頻解碼芯片，要求其模擬輸入是PAL制信號，轉換為8位的YUV4：2：2格式的數字輸出信號。DSP需要通過GPIO口對TVP5150進行復位，方法類似于AL422B的寫指針復位控制。DSP還需要通過I2C總線控制TVP5150的寄存器，TVP5150寄存器的配置如下：

① 雜項控制寄存器：地址0x03，設置為0x0f。

② 輸出和數據比率選擇寄存器：地址0x0d，設置為0x40。

③ 配置復用引腳寄存器：地址0x0f，設置為0x0a。

④ 有效像素開始高位寄存器：地址0x11，設置為0x4d。

⑤ 有效像素開始低位寄存器：地址0x12，設置為0x02。

⑥ 有效像素結束低位寄存器：地址0x13，設置為0xe4。

⑦ 有效像素結束低位寄存器：地址0x14，設置為0x02。

經過寄存器配置，使得場消隱信號VBLK、像素有效信號AVID、場同步信號VSYNC、奇偶場標志位信號FID、輸出時鐘SCLK輸出有效，數據總線激活，并將采集到的圖像裁剪成150×300的圖像。

在初始化程序后，執行while死循環，等待中斷的到來。

3.1.3 中斷函數

這里，我們使用的處理算法為圖像的邊緣檢測法，處理完成后在CCS中進行顯示，并觀察算法處理結果。

最后，進行寫指針復位，準備下一次的圖像采集。需要注意的是，由于圖像在傳輸過程中奇偶場是分開傳輸的，FIFO中只存儲奇場的一部分圖像，而完整的圖像是由奇場和偶場共同組成的，所以獲得的圖像顯示的是一幀圖像壓縮一半的結果，圖像是失真的。但是，我們只觀察算法的處理結果，因此沒有進行圖像的完整顯示。

3.2 CPLD程序

當VSYNC由高電平變為低電平時，輸出的是有效視頻信號，同時當VBLK為低電平、AVID為高電平時，TVP5150輸出有效視頻數據。

因為偶數場是從一行的中間開始掃描的，如果不設置FID信號，最后采集到的圖像可能是偶場信號，也可能是奇場信號，那么，在CCS中顯示的圖像有可能是完整的，也可能顯示的是左右顛倒的圖像，剛好錯開半行的圖像。所以，設置FID信號為0，采集奇場的信號。

因為要采集一幅150×300的圖像，需要在CPLD中設置一個計數器對采集到的像素進行計數，由AL422B的寫時鐘WCK作為計數器的時鐘信號，當計數到45 000后觸發DSP外部中斷2，同時將計數器清零。

4 實驗結果

利用設計的系統進行實物圖像的采集，圖5(a)為采集的實驗室的辦公座椅場景，圖5(b)為使用邊緣檢測算法來對采集到的圖像進行的邊緣處理[6]。

邊緣檢測能夠突出圖像的邊緣特征，使觀察者一目了然，并且蘊含了豐富的內在信息(方向、階躍性質和形狀等)。

圖5 邊緣檢測對比圖

結 語

[1] 代少升，黃俊.TMS320C55x DSP原理及其應用[M].北京：高等教育出版社，2010.

[2] 肖靜嫻，戴亞文.基于FPGA的異步FIFO緩存設計[J].電子測量技術，2009,32(11)：92-94.

[3] 黃再銀.視頻幀存儲器AL422B及其應用[J].中國有線電視，2003(1)：59-60.

[4] 王凱.基于TVP5150的視頻LCD顯示設計[J].電子設計工程，2011，19(1)：178-181.

[5] 周委，陳思平，趙文龍，等.FPGA設計并實現多DSP嵌入式系統[J].電子技術應用，2008(6)：39-42.

[6] 段瑞玲，李慶祥，李玉和.圖像邊緣檢測方法研究綜述[J].光學技術，2005,31(3)：415-419.

盧博(碩士研究生)，主要研究方向為圖像處理、嵌入式技術等。

Application of Asynchronous FIFO in DSP Image Acquisition System

Lu Bo, Wang Jun

(Chongqing Key Laboratory of Signal and Information Processing,Chongqing University of Posts and Telecommunications, Chongqing 400065,China)

In order to make the date transmission stable and simplify the design difficulty,the paper uses an asynchronous FIFO chip as a buffer between TVP5150 and DSP.The system takes TMS320VC5509A as the image processing device, and adopts AL422B which can store one frame image as the FIFO chip.The design uses TVP5150 as a video decoder chip,and completes the logic control function by CPLD.This paper introduces the following contents such as the overall architecture of the system, the characteristics of FIFO,the hardware interface circuit between FIFO and TVP5150 as well as FIFO and DSP,the reset of read/write pointer and the enable control of read/write of the FIFO. The software adopts C language programming for DSP and makes the online simulation in CCS to complete the control of the entire system acquiring and processing.Using C language not only enhances the readability of the program but also strengthens the portability of the system.

asynchronous FIFO;TVP5150;DSP;interrupt;CPLD

TP316

A

迪娜

2014-07-21)