張文俊,汪相坤,成印沙,王洪亮,李緒勇(河南許繼智能科技股份有限公司,河南 許昌 461000)
一種基于FPGA+ADS130E08多路同步數據采集系統設計
張文俊,汪相坤,成印沙,王洪亮,李緒勇
(河南許繼智能科技股份有限公司,河南許昌461000)
摘要:隨著電網系統的持續發展,電力自動化系統逐漸的對配電側電壓等級的綜保測控裝置提出了AD數據的高精度、動作可靠要求。本設計方案在CPU(8313)和ADS130E08之間設計了一個利用可編程邏輯器件FPGA自帶的核心模塊實現的一個模塊和FIFO緩沖區,接收后的數據存入FIFO緩沖區,這樣的目的是解決主頻300MHz以上高速CPU與低速外設的矛盾。
關鍵詞:FPGA;ADS130E08;模數轉換器模塊;FIFO
綜保裝置通過銅芯電纜采集多路模擬量信號,或多或少的存在各種干擾信號.配電側電壓等級的裝置采用逐次逼近型ADC來實現數據的采集,采樣的數據進行實時補償后近似的等同于同步數據采樣數據。這些方案采樣速度一般、控制要求低,所以一通道都需要基于負反饋運放的抗混疊濾波器.所以,實現起來元器件多,外設多,分立的元器件會引入干擾,而去除干擾需在軟件上占用CPU的資源。本文提一種使ADS130E08的AD芯片實現多路同步數據采集的實現方案。
ADS130E08是一款8通道、同步采樣、16位、三角積分(ΔΣ)模數轉換器(ADC),此轉換器帶有內置可編程增益放大器(PGA),內部基準,和一個外部振蕩器接口。ADS130E08每通道上提供一個靈活的輸入多路復用器,此多路復用器可獨立連接至內部生成的信號來實現測試、溫度、和故障檢測。
本設計中ADS130E08的設計如圖1:
圖1中全部8路的采樣通道配置的一樣,做成了通用型設計,從其中一路采樣通道可以計算出采樣的電壓范圍為壓差0.8伏,每個通道增益設置為2,參考電壓為2.5伏,為了提高采樣精度,使用了一個低噪聲高精度運放OPA211;
ADS130E08通過一個串行接口輸出采樣數據,DIN為輸入數據端口,DOUT為輸出數據端口,DRDY為有效數據準備就緒端口為,SCLK為輸出串行時鐘.ADS130E08串行輸出時序圖如圖2所示,DRDY是有效數據就緒信號.它在第一個SCLK下降沿返回高電平,低電平表示一幀數據的開始,如果CS信號為低電平,這3個信號就有效,變換為高電平,4個信號均為初始的高阻狀態.在本設計中。CPU初始化后把CS置位成高電平。無采樣有效數據傳輸情況,DRDY信號輸出高電平.當有采樣數據要輸出的時候,DRDY信號置位為低電平.低電平寬度近似等于1個SCLK周期。當沒有輸出時.SCLK置位低電平,DRDY從低電平變置位高電平后.SCLK時鐘信號上升沿后數據輸出,SCLK占用16x6+24個周期.由于SCLK頻率不高,在用CPU的串行接口接收數據時.CPU接收120位得有效數據,接收這樣一幀數據大約需要96us的時間,而CPU通過異步FlFO得到數據.8313控制器CPU總線速度很快.例如讀取一個字節數據約100 ns.讀走一幀數據約為100nsxl5=1.5us(cpu總線寬度設計為16位,小于19位數據,所以在讀取FIFO巾數據時.把采樣標號鎖存到一個暫存寄存器中,讀取采樣數據后再讀取通道號,所以讀取全部數據需要12次)。這樣做提高了CPU的利用效率。
FPGA中使用的FIFO和串并轉換模塊作為高速CPU和ADS130E08之間的外置軟模塊.FPGA中串并轉換模塊輸出的串行采樣數據轉換成19位的并行數據(采樣數據占16位,采樣標占3位)寫入FlFO.如此,可編程邏輯器件FPGA自帶的核心模塊實現的一個模塊和FIFO緩沖區一旦接收完成采樣的有效的數據便向通過一個常用端口輸出中斷信號于CPU,CPU內部中斷程序中讀出采樣有效數據(附加采樣的標號)。通知CPU讀取FIF0中的數據。這樣CPU可以和外部低速的FIFO的在速度上配合完整.有利于高速CPU有更大的效率去處理其他的實時任務。本設計中的FIFO是利用ISE10.1中的參數化的IP核在FPGA芯片的實現。以上數據均做成模塊化,以方便適時調整;
本文利用ADS130E08設計一個通用的多路數據采集系統,通過利用可編程邏輯器件FPGA自帶的核心模塊實現的一個模塊和FIFO緩沖區,系統采樣硬件電路的設計大大簡化,同時方便并且減輕了高速CPU多任務處理采樣數據的負擔,CPU不在直接用串行接口接收ADS130E08芯片輸出的數據,只需把ADC輸出的每幀數據存入可編程邏輯器件FPGA自帶的核心模塊實現的一個模塊和FIFO緩沖區,并上送一個中斷信號,在主CPU的中斷子程序中快速讀出采樣數據。提高了采樣精度,同時提高了整個系統的實時性和準確性。
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