一種用于低功耗LDO的CMOS電壓基準設計

2015-08-10 10:30:36楊學碩陸鐵軍

電子設計工程 2015年22期

楊學碩，陸鐵軍，宗宇

（北京微電子技術研究所北京 100076）

隨著手機、PDA、筆記本電腦等便攜式電子產品在日常生活中的普及，LDO因其低噪聲、低功耗、高電源抑制比、線路成本低等，而得到廣泛的關注[1]。對于便攜式設備而言，續航時間是一個十分重要的指標，因此需要降低電路的功耗從而增加電池的使用時間。在LDO系統中，電壓基準是核心模塊之一，它和閉環電路的反饋系數共同決定了LDO的輸出電壓，它的精度也將直接影響到輸出電壓的精度。所以低功耗的LDO線性穩壓器對基準電壓的要求主要有兩點：高精度和低靜態電流。

考慮到LDO線性穩壓器對精度的要求，本文將采用公認的帶隙技術。具有良好性能的帶隙基準電路必須保證在一定的范圍內隨著電源電壓、工藝參數及溫度的變化而發生極小的變化。雖然通過復雜的電路設計可以使得基準電壓具有極小的溫度系數和極高的電源抑制能力，但過于復雜的電路設計會增加電路的電流消耗，從而使整個LDO的靜態電流增加，效率降低[2]。本文首先對比兩種典型的帶隙基準的電路結構，并針對低功耗LDO這一特定的需求，提出合理的方案；然后分析電路的工作原理，以及其它的輔助電路；最后給出本設計的仿真結果，并分析數據。

1 兩種典型的帶隙基準方案

1.1 利用PTAT電流產生基準電壓

圖1為利用PTAT電流形成帶隙基準電壓的原理圖。兩個雙極型晶體管工作在不相等的電流密度下，它們的基極-發射極的電壓差與絕對溫度成正比，此時，該電壓差作用在電阻R1上，并利用電流鏡來復制流過該電阻的電流，就可以得到與絕對溫度成正比的PTAT電流。同時，雙極晶體管的基極-發射極電壓，具有負溫度系數。因此可以利用Q3上具有負溫度系數的基極-發射極電壓，以及電阻R2上具有正溫度系數的電壓進行加和，來得到零溫漂的電壓基準[3]。

1.2 在運放的輸出端產生基準電壓

圖2為在運放輸出端產生基準電壓的原理圖。

該電路產生正溫度系數和負溫度系數的原理與圖1相同。不同的地方在于，它可以在運放的輸出端直接實現正溫度系數電壓和負溫度系數電壓的加權相加。在該電路中，為了保證兩條支路的電流相等，電阻R1和R2的阻值相同。

1.3 適用于低功耗LDO的電壓基準

上面介紹的兩種帶隙基準都是經典結構，也是目前最常用的方法。它們都能夠提供和溫度無關的基準電壓。但是針對不同的應用，它們各有優劣。

圖1 利用PTAT電流形成帶隙基準電壓的原理圖Fig.1 Schematic of bandgap with PTAT

圖2 在運放輸出端產生基準電壓的原理圖Fig.2 Schematic of bandgap at the output of amplifier

圖1中的電路，需要2個電阻，而圖2中的電路則需要3個電阻。在低功耗LDO中，為了降低電路整體的功耗，需要減小帶隙基準所消耗的靜態電流，所以基準電路中所用的電阻通常都比較大，而且在CMOS工藝中，無源電阻本身占用的芯片面積就很大。所以增加一個電阻，會需要更多的芯片面積。

另外，圖1中的電路不能直接為后續的電路提供電流，需要在帶隙電壓基準和后續電路中間加入緩沖器，由緩沖器為后續電路提供電流[4]。因為，后續電路如果直接從該帶隙電壓基準的輸出端獲得電流，則該電流是PTAT電流I3中的一部分，由于后續電路對供電電流的需求不一定和絕對溫度成正比，因此無法保證流過電阻R2的電流仍然和絕對溫度成正比，這就破壞了產生和溫度無關電壓基準的基礎，使帶隙電壓基準失去作用。在LDO中，基準電壓的精度決定著輸出電壓的精度，所以，如果在LDO電路中采用這種帶隙基準，必須加入緩沖器。但是，在低功耗LDO中，緩沖器的加入無疑又引入了新的支路，增加了電流的消耗，從這個角度來講，圖2中的電路更適合于低功耗LDO線性穩壓器。

2 本文設計的帶隙基準

2.1 帶隙基準電路中偏置電路的設計

在低功耗LDO線性穩壓器中，雖然模塊不多，但是仍然有啟動時序的要求。通常的啟動時序為，電流基準→電壓基準→誤差放大器→功率管。所以在電流基準的設計中，一定要保證平穩啟動，然后把有用信號傳遞給電壓基準，并啟動電壓基準。

圖3 電流基準電路Fig.3 Schematic of current bias

圖3表示本文采用的電流基準電路。為了降低LDO電路的靜態電流，電流基準所提供的偏置電流僅為50 nA。M5，M6和M10工作在亞閾值區，在減小芯片面積的同時，可以降低支路的電流消耗。為了提高輸出基準電流的PSRR，使輸出基準電流隨電源電壓Vdd變化較小，采用了由M0和M10構成的第三條支路，它們形成一個負反饋系統。當M1的柵端電壓升高時，M0和M5的溝道電流均減小，由于 VR=（Ids5+Ids10）（R1+R2），所以M5的源端電壓降低得很快，從而使M1的柵端電壓迅速下降，最終使整個電路的電流穩定。M10管的源端與M5管的源端接在一起，能夠使得整個電路形成更快的負反饋，從而補償了由于電流減小造成的負反饋系統的不穩定，解決了整個電路電流不穩定的問題[4]。M0，M1和M2構成電流鏡，它們均工作在飽和區。因為飽和區的電流受Vds的影響較小，可以實現電流的精確復制。由于工作電流比較小，又工作在飽和區，所以只能采用倒比管來實現。其中M3，M4，M7，M8，M9構成電流偏置電路的啟動電路。

亞閾值區MOS管漏極電流表達式[5]為

其中，I0為單位飽和電流，VT=kT/q，ζ是亞閾值斜率因子。如果，VDS＞＞VT，VT=kT/q，那么 exp（－VDS/VT）可以忽略。因兩條支路電流相等，所以

從而推導出：

從公式（3）可以看出，在亞閾值模型的推算當中，輸出電流是被晶體管寬長比的比值和電阻唯一確定的，這也說明基于傳統的基準電流源的工作原理，工作在亞閾值區的MOS管是可以用來生成和電源無關的基準電流的。由于電阻本身也有溫度系數，所以采用兩種分別具有正負溫度系數的電阻來減弱由電阻引起的溫漂。本文所采用的TSMC 0.18um工藝，高阻poly是負溫度系數，NWELL電阻是正溫度系數，但是NWELL電阻在制作過程中變化較大。但只要保證各個corner、規定溫度范圍內芯片都能正常工作即可。

2.2 帶隙基準電路中運算放大器的設計

圖4為本文設計的帶隙基準電路。其中，運算放大器采用兩級結構來提高增益。為保證系統的穩定性，使用了米勒補償。M16的柵端和電流基準中M0的柵端連在一起，構成電流鏡，來獲得偏置電流。當降低電路的靜態電流時，放大器的尾電流也會相應降低，系統的帶寬也會變窄。但是，這個放大器只需要有一個高的增益，保證兩節點電壓相等，并不需要一個大的帶寬，因為帶隙基準電路基本上工作在直流狀態，外界對它的干擾比較小[6]。

按照零溫度系數的設計原則，電阻R3的電壓為

因此，流過電阻R3的電流大小為

所以，基準電壓為

室溫下 ?Vbe/?T≈-1.5 mV/℃，然而 ?VT/?T≈0.087 mV/℃，不妨假設一個系數，令 α=（R4/R3）VTlnN，若要獲得零溫度系數，則α=17.2，所以VREF是一個定值。

理論上，帶隙基準電路產生的電壓為1.25 V。實際中，電路還會受到電阻溫度系數的影響，通常產生的基準電壓并非就是1.25 V。設計該電路時，為運算放大器分配200 nA的電流，Q1和Q2所在支路各分配100 nA的電流，整個電路的消耗僅為0.5 uA。

圖4 設計的帶隙基準電路Fig.4 Schematic of the proposed bandgap

3 性能仿真驗證

仿真運用Cadence公司的Spectre軟件以及TSMC的0.18um混合信號模型庫。在電源電壓為5 V的條件下對工藝角的3種極端情況進行了溫度掃描，仿真結果如圖5所示，當溫度在-55～125℃變化時，TT工藝角下的溫漂系數僅為10.52 ppm/℃，FF工藝角下的溫漂系數為15.39 ppm/℃，SS工藝角下的溫漂系數為18.98 ppm/℃。圖6為室溫下，基準電壓隨電源電壓變化的曲線，當電源電壓為1.3 V時，電路就能建立起1.213 V的基準電壓輸出，

圖5 不同工藝角下基準電壓隨溫度變化的曲線Fig.5 Output voltage under different corner and temperature

圖6 基準電壓隨電源電壓變化的仿真曲線Fig.6 Output voltage under different input

圖7 靜態電流隨電源電壓變化的仿真曲線Fig.7 Ground current under different input

當電源電壓升高時，輸出電壓基本保持不變。圖7為室溫下，電路的靜態電流消耗隨電源電壓變化的耗為523 nA，靜態電流的消耗隨著電源電壓的上升情況，當電源電壓上升到1.4 V時，輸出的基準電壓建立起來，電路正常工作，此時，基準電流的消而上升，但是電流增加的幅度不大，最大為538 nA。圖8為PSR的仿真結果，低頻時的電源抑制比可以達到-85 dB。