基于SoPC的伺服控制器的方案研究

代俊鋒+穆欣

摘 要：傳統(tǒng)伺服控制器中常用的運算芯片是TI公司的28系列芯片，屬于ASIC芯片，廠家已為用戶提供了一些常用且固定的外設(shè)模塊，用戶不能隨意增刪或修改其功能。但隨著越來越多的專用伺服系統(tǒng)的出現(xiàn)，這些固定的外設(shè)資源已經(jīng)不能適應(yīng)伺服開發(fā)廠商的需要。由此提出了基于SoPC的伺服控制器，使用FPGA芯片來定制所需的CPU軟核和需要的外設(shè)，將電流環(huán)調(diào)節(jié)器實現(xiàn)硬件化、并且使ADC和SVPWM等模塊實現(xiàn)可定制化，由此滿足開發(fā)需要。其除了具有SoPC技術(shù)本身的優(yōu)點之外，還實現(xiàn)了傳統(tǒng)伺服控制構(gòu)架無法實現(xiàn)的功能和性能，例如，利用硬件實現(xiàn)MT法速度采樣及電流采樣均值濾波處理。經(jīng)驗證該設(shè)計方案可行且在功能和性能上優(yōu)于傳統(tǒng)伺服控制器構(gòu)架。

關(guān)鍵詞： SoPC； FPGA； NIOS Ⅱ； 伺服控制器

中圖分類號： TN701?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2015）20?0150?04

Scheme research of SoPC?based servo controller

DAI Junfeng1， MU Xin2

（1. Beijing Shoke Catch Electriccal Technology Co.， Ltd.， Beijing 102200， China； 2. Beijing University of Technology， Beijing 100124， China）

Abstract： The common operation chip in traditional servo controller is TI 28 series chip in traditional servo controller， which belongs to ASIC chip. The common and fixed peripheral modules are provided by manufacturers for the users， and but its functions cant be added， and deleted， or modified by users optionally. With the increasing appearance of special purpose servo systems， these fixed peripheral resources are unable to meet the requirements demands of the servo development firmmanufacturerss. Therefore， a SOPC?based servo controller is presented， in which. FPGA is used to customize the needed CPU soft core and peripherals， the current loop regulator is achieved by hardware conversion， and the customization of ADC and SVPWM modules are reached to， which meet the needs of development. The proposed controller has the advantages of SOPC itself， and can realize the function and performance that the traditional servo control framework cant be implemented. The verification results prove that the design scheme is feasible， and better than the framework of traditional servo controller in the aspects of function and performance.

Keywords： SOPC； FPGA； NIOS Ⅱ； servo controller

0 引 言

目前SoPC技術(shù)已經(jīng)被廣泛應(yīng)用到了許多場合，其開發(fā)周期短、設(shè)計靈活、直接面向用戶等優(yōu)點是其迅速發(fā)展的原因。FPGA是實現(xiàn)SoPC技術(shù)的一種方式[1]。本文相對于傳統(tǒng)的伺服，采用Altera的FPGA，提出了一種基于SoPC技術(shù)的伺服控制器設(shè)計和開發(fā)方案。并利用DSP Builder，Eclipse等工具，實現(xiàn)了對此方案的驗證工作，在此過程中設(shè)計和實現(xiàn)了具有自主知識產(chǎn)權(quán)的IP 核，其中包括：電流環(huán)PI調(diào)節(jié)算法的IP核、SVPWM IP核、SPI接口電流采樣IP核、MT法測速IP核等，由此可更有效地保護(hù)自主知識產(chǎn)權(quán)。

1 方案設(shè)計

整體設(shè)計方案的示意圖如圖1所示，其中ω為速度指令，經(jīng)過速度調(diào)節(jié)器處理后生成電流指令I(lǐng)q并被送入電流調(diào)節(jié)器，然后經(jīng)過Park?1和Clarke?1變換實現(xiàn)直交和[23]變換，結(jié)果送入SVPWM模塊生成PWM波，并由此控制IGBT橋臂的開關(guān)動作，以實現(xiàn)對電機(jī)三相電流的控制。

在反饋部分，電流采樣由ADC模塊實現(xiàn)，并經(jīng)由Clarke和Park變換后，結(jié)果送入電流環(huán)調(diào)節(jié)模塊中，電機(jī)編碼器的信號經(jīng)Decoder模塊接收后轉(zhuǎn)變?yōu)槲恢眯畔⒑退俣刃畔ⅲ缓蟊凰腿胝{(diào)節(jié)和轉(zhuǎn)換模塊。在整個環(huán)節(jié)中，除速度調(diào)節(jié)部分由軟件實現(xiàn)外，其他部分全部由DSP Builder及Verilog硬件描述語言等工具以硬件的方式實現(xiàn)，由此可有效增加電流環(huán)頻率和降低CPU負(fù)擔(dān)[2]。endprint

圖1 整體設(shè)計方案框圖

1.1 電流環(huán)調(diào)節(jié)

這里采用PI（比例、積分）調(diào)節(jié)器作為電流環(huán)調(diào)節(jié)器，比例控制是一種最簡單的控制方式，其控制器的輸出與輸入誤差信號成比例關(guān)系，當(dāng)僅有比例控制時系統(tǒng)輸出存在穩(wěn)態(tài)誤差。在積分控制中，控制器的輸出與輸入誤差信號的積分成正比關(guān)系。對一個自動控制系統(tǒng)，如果在進(jìn)入穩(wěn)態(tài)后存在穩(wěn)態(tài)誤差，則稱這個控制系統(tǒng)是有差系統(tǒng)[3]。為了消除穩(wěn)態(tài)誤差，在控制器中必須引入“積分項”。如果系統(tǒng)存在穩(wěn)態(tài)誤差，則隨著時間的增加，積分項會增大，即便是誤差很小，積分項也會隨時間的增大而加大，它推動控制器的輸出增大使穩(wěn)態(tài)誤差進(jìn)一步減小，直到等于零。因此，比例積分（PI）控制器，可以使系統(tǒng)在進(jìn)入穩(wěn)態(tài)后無穩(wěn)態(tài)誤差。在這里以DSP Builder為工具，設(shè)計實現(xiàn)PI調(diào)節(jié)器，其程序框圖如圖2所示，其輸入包括：指令cmd、反饋fbk、比例增益kP、積分增益kI，輸出為pi_out。由此搭建的程序經(jīng)過DSP Builder編譯后生成VHDL文件，之后集成到Quartus Ⅱ工程中實現(xiàn)調(diào)節(jié)功能。

圖2 DSP Builder下的PI調(diào)節(jié)器

1.2 SVPWM模塊

如圖3所示采用包含死區(qū)功能的5段空間矢量合成方式，共有8種安全的矢量狀態(tài)，其中U0（000），U7（111）這兩種開關(guān)狀態(tài)在電機(jī)驅(qū)動中都不會產(chǎn)生有效的電流，因此稱其為零矢量。另外6種矢量狀態(tài)分別是U1（001），U3（011），U2（010），U6（110），U4（100），U5（101），它們將360°的電壓空間分為60°一個扇區(qū)的6個扇區(qū)，利用這6個基本有效矢量和2個零矢量，可以合成360°內(nèi)的任何矢量[4]。

利用DSP Builder繪制的邏輯圖如圖4所示，其中有一個24 b的計數(shù)器和3個比較器，將當(dāng)前計數(shù)器及比較器的狀態(tài)作為輸入送入狀態(tài)機(jī)中獲得PH1，PH2，PH3三項邏輯值，然后經(jīng)過死區(qū)處理分出SV1，SV1*，SV2，SV2*，SV3，SV3*六路PWM信號波形。本設(shè)計的特點是可根據(jù)使用需要，通過T3CMP寄存器修改和調(diào)整PWM周期；如果需要由5段式PWM改為7段式PWM，或者由中心對齊式改為邊緣對齊式，都是比較容易做到的。

圖3 開關(guān)狀態(tài)矢量及SVPWM輸出波形

1.3 電流采樣

由于選用的Altera的FPGA中沒有模擬電路，無法直接實現(xiàn)電流采樣，因此需要外加電流采樣電路；選用AD公司的AD7478和AD7476采樣芯片，利用SPI接口實現(xiàn)電流采樣數(shù)據(jù)的讀取。選用最高的20 MHz的SPI傳輸時鐘，采樣頻率為1 MHz，另外已經(jīng)確定了電流環(huán)的調(diào)節(jié)周期為10 kHz。因此可知，為了更有效和真實地將相電流讀入調(diào)節(jié)器中，可以在一個電流環(huán)調(diào)節(jié)周期中進(jìn)行不間斷的100次采樣，然后將其累加并求出均值，由此可以最大限度地減少因采樣時間點選取的不同而導(dǎo)致的電流采樣值的失真。

這一方案需要在較短的時間內(nèi)（0.1 ms）完成較大的工作量（100次加法運算和1次除法運算），如果是傳統(tǒng)伺服控制器構(gòu)架（例如F2812），靠軟件運算來完成，將會耗費大量CPU運算資源而導(dǎo)致其無法有效完成電流環(huán)調(diào)節(jié)工作。而基于SoPC的伺服控制器是利用FPGA的邏輯，由硬件直接實現(xiàn)這一功能，不占用CPU資源，可靠且高效地完成這一工作。

圖4 DSP Builder下的SVPWM生成器

1.4 編碼器信息處理

編碼器信息處理包括兩部分內(nèi)容：一方面是位置信息的采集；另一方面是速度信息的采集。這里選用增量式編碼器，輸出A，B，Z三組差分方波信號，順時針旋轉(zhuǎn)時A超前B 90°，逆時針旋轉(zhuǎn)時B超前A 90°，編碼器每旋轉(zhuǎn)1圈則在固定的位置產(chǎn)生1個方波信號Z。利用硬件描述語言Verilog編程，實現(xiàn)對A，B信號4倍頻后的計數(shù)工作，并且根據(jù)A，B的相互超前關(guān)系得出轉(zhuǎn)動方向，由此實現(xiàn)位置信息的采集。同樣編寫Verilog程序，實現(xiàn)M法和T法的速度采集工作，其中M法為計數(shù)法，在一個固定周期（1 ms）內(nèi)對A，B四倍頻后的信號進(jìn)行計數(shù)，由計數(shù)結(jié)果和固定周期計算出速度值。T法為對A或B信號的周期執(zhí)行計時工作，然后由單位脈沖的周期值計算出速度。這兩種方法各有優(yōu)劣：M法在電機(jī)轉(zhuǎn)速較高的時候，采集速度的精度比較高，電機(jī)轉(zhuǎn)速較低時，采集速度的精度比較低；而T法則正相反，在電機(jī)轉(zhuǎn)速較高的時候，采集速度的精度比較低，電機(jī)轉(zhuǎn)速較低的時候，采集速度的精度比較高[5]。

因此可將這兩種方法結(jié)合起來，即為MT法。當(dāng)速度比較高的時候采用M法獲得的速度值；當(dāng)速度比較低的時候則采用T法獲得的速度值。確定切換點可以依據(jù)采樣時鐘、計數(shù)周期等信息計算獲得。圖5是在每轉(zhuǎn)脈沖數(shù)為12 000 p/r，采樣時鐘20 ns，計數(shù)周期1 ms的情況下，計算出的M法和T法速度采樣隨轉(zhuǎn)速變化時的精度曲線，其相交點在1 118 r/min處，將此處設(shè)為MT法的切換點。由此可知，采用MT法速度采樣后，最大誤差出現(xiàn)在切換點處且小于0.5%。

1.5 定制CPU軟核

采用Altera的NIOS Ⅱ作為CPU，NIOS Ⅱ是一個用戶可配置的32位RISC嵌入式處理器，它是SoPC的核心，處理器以軟核形式實現(xiàn)，具有高度的靈活性和可配置性[6]。另外其支持使用專用指令，專用指令是用戶增加的硬件模塊，它增加了算術(shù)邏輯單元（ALU）。用戶能為系統(tǒng)中使用的每個NIOS Ⅱ處理器創(chuàng)建多達(dá)256個專用指令[7]，這使得設(shè)計者能夠細(xì)致地調(diào)整系統(tǒng)硬件以滿足性能目標(biāo)。專用指令邏輯和NIOS Ⅱ本身指令相同，能夠從多達(dá)2個源寄存器取值，可選擇將結(jié)果寫回目標(biāo)寄存器。同時，NIOS Ⅱ系列支持60多個外設(shè)選項，開發(fā)者能夠選擇合適的外設(shè)，獲得最合適的處理器、外設(shè)和接口組合，而不必支付根本不使用的硅片功能。因此，設(shè)計者可以根據(jù)系統(tǒng)需求的變化更改CPU，選擇滿足性能和成本的最佳方案，而不會影響已有的軟件投入[8]。

圖5 M法和T法速度采樣精度曲線

定制的NIOS Ⅱ軟核需要包含的組件是：SDRAM Controller，Timer，JTAG_UART，System ID，Parallel I/O等。另外需要在定制指令中添加浮點數(shù)值硬件乘法器和浮點數(shù)值硬件除法器，由此保證軟件中的浮點運算可以在較少的指令周期內(nèi)完成，提高運算器效率和降低CPU負(fù)擔(dān)[9]。

2 驗證過程

經(jīng)過努力，已按照該方案制造出首臺樣機(jī)，其電流環(huán)帶寬、電流精度、速度精度等指標(biāo)都已達(dá)到要求。而且在此基礎(chǔ)上FPGA的邏輯資源和引腳資源依然有較大的冗余空間，足夠?qū)崿F(xiàn)現(xiàn)場總線、絕對式編碼器接口等更多功能。選擇的測試電機(jī)為，凱奇公司的型號為140NYS?L的永磁同步電機(jī)，其主要參數(shù)為，額定轉(zhuǎn)速3 000 r/p，額定功率4 kW，額定電流8 A等。主要進(jìn)行兩項測試，堵轉(zhuǎn)測試和帶載測試，測試結(jié)果如下所述。

2.1 堵轉(zhuǎn)測試

這里列出了在電流指令為3 A和8 A兩種情況下的堵轉(zhuǎn)測試，直軸電流反饋Iq_fbk如圖6所示。其中橫軸為時間，單位是0.1 ms；縱軸為電流，單位是0.01 A，這里的超調(diào)幅度及震蕩的時間，可以通過調(diào)節(jié)模塊中的比例增益和積分增益兩項參數(shù)來調(diào)整。由圖可知，在堵轉(zhuǎn)條件下電流可以較快的進(jìn)入穩(wěn)定狀態(tài)，并且不存在穩(wěn)態(tài)誤差，且電流精度控制在5%以內(nèi)，滿足伺服控制器要求。

2.2 帶載測試

圖7（a）是電機(jī)加速過程中調(diào)節(jié)器輸出的Va值繪制的曲線，圖7（b）是帶載勻速過程中采集的Ia，Ib，Ic三相電流的曲線。經(jīng)過與傳統(tǒng)伺服系統(tǒng)在相同測試條件下獲得曲線進(jìn)行比較，在平滑度、真實度等方面都有較大提高。

圖6 堵轉(zhuǎn)測試的電流曲線

圖7 帶載勻速時相電流和加速階段電壓曲線

3 結(jié) 語

由此得出結(jié)論，本文提出的基于SoPC的伺服控制器設(shè)計方案可行，且相對于傳統(tǒng)的ASIC方案擁有更好的靈活性和適應(yīng)性，在許多功能和性能方面都有所超越，例如電流采樣精度，電流環(huán)調(diào)節(jié)效率等。另一方面，在研發(fā)過程中自主開發(fā)的SVPWM，PI調(diào)節(jié)器等核心功能模塊，都以IP核的形式有效保存下來，因此更能有效保護(hù)自主知識產(chǎn)權(quán)，所以本方案具有較好的應(yīng)用前景。

參考文獻(xiàn)

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