基于GDS的數字集成電路電磁場模型提取方法

王政集 劉 詝 粟 濤

（中山大學物理科學與工程技術學院，廣州 510275）

射頻電磁干擾是現代高速高密度電子系統中常見現象，是電子系統失效的主要原因之一。集成電路（IC）的射頻電磁兼容性，是電子工業界關注的話題[1]，也是國際標準機構關注的話題[2]。分析集成電路的射頻電磁兼容性十分重要。

為保證制造出的集成電路能夠正常工作，需要在設計階段對電路的性能進行充分仿真。在設計階段仿真 GHz波段射頻電磁干擾在集成電路中的傳輸，需要為芯片的互連結構建立高精度的模型。電磁場仿真軟件[3]可以從各種物體的三維電磁場模型中抽取出高精度等效電路。若能為芯片建立三維電磁模型，就可以得到適用于仿真射頻電磁干擾的高精度模型。

現代數字類集成電路（包含以數字電路為主的系統芯片）通常包含數量巨大的走線線段、通孔、多邊形等。以手工的方式，在電磁場仿真軟件中畫出原芯片互連結構的模型，在規模上是不可想象的，結果也是不可靠的。因此有必要研究一種方法，將芯片的設計文檔直接完整的轉化為三維電磁場模型。

1 電磁場模型的形式

當今國際上主流的大規模數字集成電路設計分析平臺有 Synopsys，Cadence，和 Mentor。大多數的集成電路都是在上述三個平臺設計完成的。主流的集成電路代工廠也主要或者僅為這三個平臺提供設計工藝庫。此外，我國自行開發了華大九天平臺。出于后端時序仿真和信號完整性分析的需要，各個平臺都開發了對芯片互連結構進行寄生參數提取的工具[4-8]，見表1。這些工具以經驗公式為獲取參數的主要方式，其模型抽取精度和模型元件類型受到很大限制，不適合用于高頻信號傳輸特性的分析。

表1 主要集成電路設計分析平臺的參數提取功能

Q3D Extractor（以下簡稱Q3D）是ANSYS公司提供的用于建立等效電路的電磁場仿真軟件[3]。相對與集成電路平臺自帶的參數提取工具，Q3D具有諸多優勢：①它是高精度的電磁場仿真軟件，適合高頻信號分析；②它能全面提取包括電容、電阻、電感以及互感的各種參數；③它可對模型的環境、邊界條件、負載等進行靈活的設置；④芯片模型可以和其他結構（如封裝）模型進行合并；⑤在Q3D中建立的模型可以輕易的轉化為 ANSYS其他仿真工具認可的形式，可對芯片進行力學特性、溫度分布、電磁輻射等進行全面的分析[9]。

電磁場模型的形式與電磁場仿真軟件密不可分。從以上分析可以看出，將芯片設計文檔轉化為電磁場模型時，選擇 Q3D認可的形式是非常合適的。

各種集成電路設計分析平臺使用的電路文檔形式是不一樣的。但是每個平臺都會輸出GDS文檔作為流片用的掩膜版圖數據。它是各類集成電路平臺的通用電路形式。因此，我們選擇將電路的GDS文檔轉化為Q3D模型。

2 電磁場模型結構的建立流程

圖1給出了建模的總體流程。若按照常規手動創建和修改集成電路模型成千上萬個對象的方法將是不可接受的。所幸 Q3D自帶一個 Iconic Python腳本接口，因此我們將通過剖析各個步驟，編寫一個通用Python腳本，后續只需配置幾個工藝參數，便可利用腳本實現自動化建模的全過程。下面分段描述各個階段。

圖1 芯片電磁場模型結構的建立流程

作為演示建模流程的操作樣本，我們選用了中芯國際130nm設計庫標準單元。使用標準單元，可以清楚地看到圖示數字集成電路各結構元素的生成過程。生成功能芯片模型結構的過程與之完全相同。

芯片的GDS文檔由IC設計工具生成。它包含了電路的各層掩膜版圖信息。一個GDS文檔可以包含多個電路的掩膜版圖。啟動 Q3D，讀入 GDS文檔，可以看到電路的名單和掩膜層序號。選擇電路名和序號，就可以將受測電路的各掩膜層導入Q3D中，得到此電路的Q3D掩膜圖。圖2給出一個驅動能力為4的加法器（ADDHX4）的掩膜圖。每層掩膜都是平面結構。所有掩膜都堆疊在高度為0的位置，即z=0。

圖2 導入Q3D的芯片掩膜層

芯片是層狀結構的物體。每一層由導體部分和介質部分組成。這里，有源區被視為導體。使用GDS文檔中的掩膜層可以生成物理層。但掩膜層本身并不等于物理層。有些物理結構由單塊掩膜生成，另一些結構則需要由多塊掩膜層組合生成。在Q3D中使用掩膜層還原電路的物理結構，就如同進行一次虛擬的流片。這需要使用制程工藝信息。

制程工藝信息包含兩部分。第一部分是各物理層的位置、厚度與材料特性。這部分信息可以從工藝庫中的寄生參數文件（如ITF）和SPICE模型文件中獲得，由這些信息可以畫出如圖3所示的物理結構剖面圖。

圖3 制程工藝縱向截面圖

制程工藝信息的第二部分是各掩膜層的定義。使用這個定義，可以決定生成某一物理層所需要的哪些掩膜層。掩膜層的定義可以在設計規則文件和版圖工藝映射文件中可以找到。根據這個文件，參考在IC設計工具中電路各物理層的規劃，就可以制訂出結構生成操作表。按照此表對掩膜層進行操作，可以生成符合圖3規范的芯片物理結構。

芯片的物理結構包括導體和介質兩部分。導體存在于介質里面。介質的外圍形狀取決于芯片外形，內部形狀則取決于導體。因此，論文采用首先生成導體，然后生成介質的順序來建立整個芯片的結構。

論文把生成結構的操作分為四種基本類型：①平移掩膜層，即M操作，使用Q3D中的“move”功能實現；②擴展掩膜層，即E操作，使用Q3D中的“sweep along vector”功能實現；③結構相與，即I操作，使用Q3D中的“intersection”功能實現；④結構相減，即S操作，使用Q3D中的“subtraction”功能實現。

生成導體結構的操作見表 2。每層導體參數值的來源如圖3所示。為生成第k層導體，相關掩膜層將沿z軸正方向平移至hk的高度，然后往z軸負方向擴展dk成為導電立體。先把導體的高度和厚度參數寫在Q3D工藝文件里，然后在提取GDS掩膜時采用腳本模式調用Q3D工藝文件（tech），就可完成生成導體的操作。需要指出的是，有些導體的結構并不完善（其符號后有0），此階段得到的僅是初步的結構，還需要在后面進行修正。

表2 導體生成操作表

生成介質結構的操作見表 3。GDS文檔里并沒有介質層的掩膜，論文使用定義芯片邊界的掩膜層來生成介質層。生成k層介質的步驟為，首先將邊界掩膜復制后平移至在z=hk處，然后向下擴展生成厚度為dk的介質立體。這些介質立體，都是初始結構，將在下一階段被修正。

表3 介質層生成操作表

進行結構修正的操作見表4。ILDd和IMD類的介質層要減去它所包含的金屬、通孔結構。ILDa至ILDc要減去接觸孔和多晶硅柵。接觸孔分為兩種，一種連接多晶硅柵和M1；另一種連接硅體和M1。兩種接觸孔的h相同，但d不一樣。因此需要在接觸孔掩膜擴展出的結構里減去多晶硅柵占用的區域。柵極下方的通道區，應從重摻雜區中剔除。在生成導體階段，我們故意將多晶硅柵區擴展到硅體內有源區厚度的深度，以方便通道區的生成。N、P兩個重摻雜區還要與 AA相與。柵極下還需要留出柵氧層。N阱和硅體都需要減去內部包含的其他結構。

表4 修正操作表

在完成幾何結構的生成后，就需要對每個區域的材料特性進行設定。介質立體要賦予相對介電常數εk。導電立體要賦予電導率σk。芯片中的材料種類多。同為金屬，不同層的電導率也會不一樣。需要在Q3D里為表2至表4中的各層結構創立材料，然后將賦予這些結構相對應的材料特性，見表 5。為節省篇幅，表中用*號代替序號。

表5 材料參數設置表

經過上述過程，芯片的三維模型就被建立起來。通過我們優化的腳本，便可對同屬性的一類對象進行操作，并實時輸出建模進度到對應日志文件。通過配置幾個參數，該腳本可適用于同一工藝的集成電路的三維電磁場建模。如上述過程的腳本，取名為SMIC130Q3D，則基于中芯國際130nm工藝的集成電路，都可以通過此腳本生成三維模型。

3 建模結果

使用上述流程，分別為標準單元和功能芯片建立電磁場模型。圖4為標準單元（ADDHX4）的建模結果（在 Q3D中顯示）。它是一個驅動能力為 4的加法器。圖5為一款功能芯片（counter）的建模結果。它是一個包含了電源網格的計數器。兩款芯片三維模型的結構完整，各結構元素的位置、形狀和尺寸都正確，結構元素間無重疊。通過Q3D模型檢查，無錯誤信息。

圖4 標準單元（ADDHX4）的三維模型結構

圖5 功能芯片（counter）的三維模型結構

為進一步驗證模型的有效性，我們對模型進行參數提取。在上述過程中，我們已經對其進行了三維建模并設定了模型材料和背景材料參數。之后我們采用自適應的網格劃分法，輸入誤差百分比，跌代步數，每步細化百分比即可開始對其進行電磁場仿真，從而可以得到電路的電容矩陣、電阻、電感模型和等效電路。在這個過程中，求解電容時我們可以設置一系列頻率進行掃描分析。在計算導體電容電感的時候，我們需要對其VDD設置源漏極，然后進行求解。求解完成之后，我們可以查看結果。

圖6給出了ADDHX4的等效電路的SPICE網表。網表結構和參數均合理。功能芯片的抽取結果也合理。證明了模型的有效性。

圖6 導出的SPICE網表構

4 結論

本文提出了一種建模方法，可以根據電路技術文檔，自動生成集成電路復雜的互連結構的三維電磁場完整模型，并以SMIC 130nm 1P6M工藝為例對整個過程進行詳細的描述。通過腳本形式可實現整個過程一鍵式完成。實驗表明，使用此建模方法，可以使對集成電路標準單元和功能芯片建立精確的三維電磁場模型。操作規范，模型結構完整，能實現正確的參數提取，可重復。因此，此種建模方法是可靠和有效的。

[1] Joester M, Klotz F, Pfaff W, Steinecke T, Generic IC EMC Test Specification, German Electrical and Electronic Manufactures’ Association[J]. Frankfurt,Germany, 2010.

[2] Integrated Circuits-Measurement of Electromagnetic Immunity, 150kHz to 1GHz-Part 1: General conditions and definitions[J]. IEC Standard IEC 62132-1, 2006.

[3] Ansoft. Q3D extractor online help[Z]. 2012.

[4] Synopsys, StarRC User Guide and Command Reference, Version I-2013.12, December 2013.

[5] Cadence, QRC Extraction User Manual, Version 11.1 HF1, December 2011.

[6] Mentor Graphics Corporation. Calibre xRC user's manual, version 2011[Z]. 2011.

[7] Graphics M. Calibre xL user's manual, version 2011[Z].2011.

[8] Empyrean, RCExplorer, an on-chip interconnect parasitic extraction and analysis tool, http://www.empyrean.com.cn/html/en/edasolutions/rcexplorer/

[9] 楊華威, 袁廣江, 肖劉. ANSYS接觸單元在接觸熱阻仿真中的應用[J]. 微波學報, 2012(S2): 241-244.