一種新的頻偏估計算法FPGA實現方案

陳朝廷，冷 文，王安國

（天津大學電子信息工程學院，天津300072）

一種新的頻偏估計算法FPGA實現方案

陳朝廷，冷 文，王安國

（天津大學電子信息工程學院，天津300072）

基于IEEE 802.15.4協議信號模型，采用簡化頻偏估計算法，提出一種適用于突發通信模式，基于頻偏估計算法的現場可編程門陣列（FPGA）實現方案。該方案包括定時恢復、頻偏估計及頻偏糾正模塊，通過串行運算等方法解決并行算法資源消耗較大的問題，使用下采樣以及雙口RAM減小延遲，提高運算速度。采用優化結構的方式，在保證低資源占用率的基礎上，使該FPGA硬件實現方案具有較大的頻偏估計范圍以及較高的頻偏估計精度。分析結果證明了其有效性。

頻偏估計；現場可編程門陣列；采樣信號；資源占用率；IEEE 802.15.4協議

1 概述

通信系統中收發兩端頻偏的存在會導致誤碼率上升，影響接收機的性能。目前處理頻偏的經典算法主要有2類：（1）通過鎖相環調整接收端振蕩頻率，使之與發送端同步；（2）通過對基帶信號進行處理，估計出頻偏值并進行頻偏糾正。鎖相環結構往往不適用于突發模式（如IEEE 802.15.4協議等）中信號的快速同步，因此，提出了一系列基于基帶信號處理算法進行頻偏估計的算法［1］。

現有的同步算法大多是基于最大似然估計理論［2］，為了彌補該算法復雜度高、不易實現的不足，提出基于相位差分的Kay算法［3］、基于自相關運算的Fitz算法［4］和L&R算法［5］以及相位差分與自相關結合的M&M算法［6］等近似最大似然的一些低復雜度估計算法。除此之外，也有一些基于其他原理的頻偏估計算法，如適用于IEEE 802.15.4協議的基于最小二乘法的估計算法［7］。以上這些算法均采用了相關或者相位差分運算，算法中的相關運算計算復雜度較高、運算時間長，算法實現的硬件資源消耗較大。為解決這些問題，需要對這些經典算法的實現進行優化，在滿足應用需求的前提下獲得復雜度與處理速度的平衡。

現場可編程門陣列（Field Programmable Gate Array，FPGA）具有運算速度快、并行處理能力強以及實時性好等優點，在通信及高速信號處理方面應用廣泛。本文針對IEEE 802.15.4協議信號模型，提出包括數據對齊、頻偏估計以及頻偏糾正的FPGA實現方案，對各模塊中資源占用較大的部分進行優化設計，采用延遲雙相關的定時恢復算法，減小頻偏對于數據對齊的影響，通過并行處理向串行處理的轉換，減少頻偏估計模塊的資源占用率，使用查表法實現數控振蕩器（Numerically Controlled Oscillator，NCO），降低計算延遲，并給出時序仿真結果和實際采樣的實驗結果。

2 IEEE 802.15.4協議信號模型

IEEE 802.15.4協議采用偏移正交相移鍵控（Quadrature Phase Shift Keying，OQPSK）調制，不會出現180°的相位跳變，從而減小了傳輸帶寬，提高了頻譜效率［8］。式（1）為發送端信號表達式，發送的二進制碼元由單極性變成雙極性an，bn，S（t）為經過成型函數g（t）后形成的復基帶信號：

S（t）通過AWGN信道到達接收端，經過低噪放大器（Low Noise Amplifier，LNA）放大、正交下變頻以及AD采樣后可以表示為：

其中，fd代表接收端與發射端的頻偏；Ts為采樣周期；θ為初始相偏；n（k）為高斯隨機噪聲。頻偏估計就是要從式（2）中提取出頻偏fd的大小。

3 頻偏估計算法

根據是否采用反饋來進行頻偏估計，頻偏估計分為前向型和反饋型。IEEE 802.15.4協議為突發模式通信，反饋型算法需要一定的收斂時間，而前向型算法則實時性較好，故選擇前向型是合適的。在前向估計算法中，Kay算法具有很寬的估計范圍和較低的復雜度，但精度較低。Fitz、L&R算法在低信噪比條件下能保持較高精度，但其估計范圍遠低于IEEE 802.15.4協議的要求。M&M算法同時具有精度高和估計范圍寬的優點，但其硬件實現復雜度高，有數據輔助前向型簡化算法降低了M&M算法實現復雜度［9］，其算法推導如下：

式（3）表示數據對齊后將接收采樣信號與本地碼相乘以去除調制信息，并將其結果根據式（4）進行自相關運算，其中，L為觀察窗口長度；N為小于等于L/2的常量參數；*是共軛符號。得到：

由于在信噪比較高時，ρ（m）中的乘積項可以忽略，簡化為：

將R（m）前后項做相位差分，即前項與后項的共軛相乘，如下式：

進一步忽略其中的乘積項得到：

將上式做平滑處理，得到：

為累加和為1的平滑系數。由于最后需對頻偏進行補償，因此不必求出fd的具體值，只需求得式（7）中指數中的角度即可。

4 頻偏估計的硬件實現

4.1 有數據輔助頻偏估計的數據對齊

IEEE 802.15.4協議中具有8個偽隨機m序列的前導碼，為此，采用有數據輔助算法可以簡化設計并提高估計精度。本文所采用的有數據輔助頻偏估計算法需要在頻偏糾正之前進行時鐘恢復，即進行本地信號與接收信號碼元的對齊。利用IEEE 802.15.4協議的幀頭m序列較好的相關特性，與本地碼互相關可以得到相關尖峰，第一個尖峰即為數據的起始位置，從而實現了幀的對齊。但根據IEEE 802.15.4的協議要求，收發兩端允許最大頻偏為80 ppm= 198.4 kHz［10］，頻偏會導致相關尖峰峰旁瓣較大，很難判別出峰值的準確位置。為此，本文采用延遲雙相關（double correlation）的算法實現相關峰的檢測。

設采樣序列為：

將式（8）與本地碼c（k）進行互相關運算并忽略噪聲項可得：

其中，λ（m）=exp（j2πfdmTs）。式（9）中相偏部分與幅度無關；而頻偏存在時，m的變化會影響λ（m），從而對相關結果的幅度造成不利影響。

采用延遲雙相關的算法并忽略噪聲后，有：

其中，D為延遲常數（在此設置為2個碼元采樣點的長度）；η=exp（j2πfdDTs），為與m無關的常數，與式（9）相比，降低了旁瓣的影響。

根據IEEE 802.15.4協議幀頭m0的相關性，每個m0相關得出一個尖峰。圖1給出了Matlab的仿真結果，圖中每個尖峰各對應IEEE 802.15.4協議幀頭的一個m0，對于定時恢復，只需求得第一個尖峰位置即可。

圖1 延遲雙相關尖峰

結合FPGA硬件實現，本地碼元自相關結果p（k）=c（k）c*（k+D）可存儲在ROM中，采樣數據地址與延遲采樣數據地址由地址產生模塊給出，根據以上地址讀取的數據與ROM中的數據進行乘累加運算，從而得到一個相關值cor-d（m）。

圖2為獲取第一個尖峰位置的FPGA仿真，圖中M ag-Index為最大值的位置，是通過對不同的cor-d進行累計最大值搜索獲得，當搜索個數m超過一個符號的長度以后，搜索到的最大值位置即為本幀數據的起始位置，此時輸出一個高電平脈沖信號（Peak-Valid）通知下一級模塊定時已恢復。然后由第一個尖峰位置M ag-Index開始進行下采樣，并將下采樣數據與本地碼做共軛相乘運算后存入RAM中，供下一級運算使用。

圖2 第一尖峰FPGA的仿真結果

4.2 頻偏估計

本文在文獻［9］提出頻偏估計實現方案的基礎上，給出了改進方案，相比于文獻［9］實現方案，本文給出的方案既能取得較高的頻偏估計精度，又大幅度減少了FPGA的資源開銷。

文獻［9］提出的實現方案如圖3所示，其中，圓圈叉表示乘法。

圖3 文獻［9］頻偏估計實現方案

該方案采用的是并行處理，需要大量的乘法器及累加器，資源占用較多，而IEEE 802.15.4協議是為了實現低成本近距離無線通信所提出的［11］，該方案不能滿足低復雜度的要求。

本文采用方案的實現結構如圖4所示。

圖4 改進的頻偏估計實現方案

圖4 所示的實現方案中，Ts2為下采樣后的時間間隔，由于頻偏估計采用的是下采樣的數據，其采樣間隔變為原來的K倍（K為抽取系數），因此輸出的頻偏估計結果不能直接用于頻偏糾正，這個問題可以通過在頻偏糾正時對相位累加量進行歸一化處理來解決［12］。

為了實現乘法器復用，減小FPGA資源占用，頻偏估計模塊通過控制下采樣RAM讀地址的方式來進行相關運算，每次相關運算讀地址A與讀地址B的間隔不同，從而得到不同延遲的自相關，并且每次相關運算的累加次數不同，在狀態機控制下，一次相關運算完成之后鎖存結果，將本次與上一次的相關結果進行共軛乘，然后與平滑系數ROM中取出的系數做乘累加運算，最后得到包含頻偏信息的復數結果。

表1比較了常量參數為N時，本文所提方案與文獻［9］提出方案的資源使用對比。復數乘法運算在FPGA設計中資源占用量很大，如采用并行算法，FPGA中的乘法器將被完全占用，無法滿足IEEE 802.15.4協議設計的低復雜度和低成本的要求。

表1 并/串行實現方案硬件資源使用個數對比

而此時作為頻偏估計算法的輸入為下采樣后的數據，數據長度短，采用串行計算方式雖然需要更多的時鐘周期來完成，然而前面雙端口RAM及下采樣的應用縮短了運算時間，提高了運算速度。且在IEEE 802.15.4協議的數據幀頭有8個符號用于同步，足以在這個時間內通過串行計算來完成頻偏估計。

本文最終FPGA硬件實現資源使用情況對比如表2所示，采用的是觀察窗口長度L=200，N=100，文獻［9］的方案實現幾乎占用本文所用A ltera EP2 S90F1020 FPGA全部的乘法器資源，資源消耗巨大，從而導致后續模塊難以實現，而采用本文提出的串行算法則很好地解決這一問題，減小了頻偏估計模塊的資源使用。

表2 并/串行實現方案FPGA資源使用情況對比

4.3 頻偏糾正模塊

為了補償采樣點，需要將頻偏估計模塊輸出復數值的相位求出，求相位可以使用查找表、多項式逼近以及坐標旋轉數字計算機（Coordinate Rotation Digital Computer，CORDIC）迭代等算法實現。其中CORDIC算法只需要進行移位與加減運算，資源開銷小，為此本文模塊使用CORDIC算法獲得復數的相位。在CORDIC算法計算出相位后，根據下采樣抽取系數以及相位累加器的位寬對這個角度做歸一化處理，將相位累加器的輸出映射到0～2π的范圍，然后通過累加器的輸出進行查表，得到頻偏糾正項exp（-j2πfdkTs）的實部與虛部。

圖5為頻偏糾正模塊的實現框圖，其中，AccBitWidth為相位累加器的位寬；查找表（Look Up Table，LUT）采用雙口ROM實現，4K字存儲深度的ROM查找表用于存儲正弦函數。由于余弦函數與正弦函數具有對應關系，通過對正弦表地址進行調整可以得到余弦表，因此可以直接從ROM中讀出頻偏補償項的實部與虛部。調用復數乘法器令頻偏補償項和輸入的采樣信號做復數乘法，得到的結果即為糾正頻偏后的采樣信號。

圖5 頻偏糾正模塊實現框圖

4.4 頻偏估計與糾正模塊FPGA實現性能分析

由于CORDIC的精度有限，導致頻偏補償中相位累加器的歸一化相位增量存在一定誤差，但突發模式數據幀長度有限，即誤差的時間累積短，因此最終的累積誤差不會對結果造成很大影響。同時為了節省資源，FPGA實現采用定點數計算，必然產生一定的量化誤差，也會影響頻偏估計的精度。

為了評估本文方案性能，利用SignalTap工具將采樣數據導入M atlab中進行浮點頻偏估計，再與FPGA實現輸出結果比對，結果見表3。從表3可以看出，FPGA頻偏估計的定點運算結果與Matlab浮點運算結果相比誤差很小，這說明頻偏模塊能夠達到預期的精度。表中較大的頻偏已經遠超過了IEEE 802.15.4協議的所要求的80 ppm的頻偏范圍，此時，估計結果仍具有較小的誤差。為了驗證本文方案的可行性與有效性，采用實際信號源（CC2430模塊）對本文方案進行了實際測試。

表3 M atlab浮點頻偏估計與FPGA輸出誤差比較

圖6為信號頻偏糾正前后的星座圖，頻偏估計的結果為120 kHz，糾正頻偏后的信號星座圖很好地抑制了星座圖相位旋轉，能夠與標準IEEE 802.15.4協議星座映射點對應。

圖6 頻偏糾正前后信號星座圖比較

表4給出了本文方案在A ltera EP2S90F1020上進行綜合后資源的使用情況，可以看出資源占用較少，滿足低復雜度的要求。

表4 本文方案資源使用情況

5 結束語

本文通過對頻偏估計算法硬件實現的改進，提出了包括定時恢復、頻偏估計及頻偏糾正在內的FPGA載波同步實現方案。為了降低頻偏對于定時恢復的影響，采用了改進的延遲雙相關定時恢復算法。針對并行互相關運算資源占用較大的問題，頻偏估計部分使用RAM的2個讀地址接口實現串行相關運算，通過下采樣運算提高了運算速度，降低了運算量。實驗結果表明，本文方案有效地降低了FPGA硬件資源占用，在大頻偏條件下仍具有較小的誤差，從而證明了其具有較大的估計范圍及較高的精度。在研究過程中，頻偏估計模塊與數據起始檢測中的互相關運算較為復雜，如何在保證頻偏估計精度及范圍的條件下進一步降低資源開銷及減小計算量是今后的研究方向。

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編輯 劉 冰

A Novel FPGA Implementation Scheme of Frequency Offset Estimation Algorithm

CHEN Zhaoting，LENG Wen，WANG Anguo
（School of Electronic Information Engineering，Tianjin University，Tianjin 300072，China）

Based on IEEE 802.15.4 signal model，by adopting the simplified frequency offset estimation algorithm，a novel Field Programmable Gate Array（FPGA）implementation scheme of frequency offset estimation algorithm is proposed in this paper，which saves hardware resources and is suitable for burstmode communication.The proposed scheme in the paper includes timing recovery，frequency offset estimation and frequency offset correction modules.By transforming parallel to serial calculation，the hardware resource occupation is reduced greatly.Using down-sample and dual-port RAM，the computing speed is improved effectively.By optimizing architecture，the FPGA implementation of frequency offset estimation and correction algorithm proposed in the paper is with large frequency offset estimation range，high frequency accuracy performance and low ratio in hardware resource utilization.Analysis results show the validity of it.

frequency offset estimation；Field Programmable Gate Array（FPGA）；sampled signal；resource occupancy rate；IEEE 802.15.4 protocol

陳朝廷，冷 文，王安國.一種新的頻偏估計算法FPGA實現方案［J］.計算機工程，2015，41（11）：160-164，169.

英文引用格式：Chen Zhaoting，Leng W en，Wang Anguo.A Novel FPGA Implementation Scheme of Frequency Offset Estimation Algorithm［J］.Computer Engineering，2015，41（11）：160-164，169.

1000-3428（2015）11-0160-05

A

TP393

10.3969/j.issn.1000-3428.2015.11.028

毫米波國家重點實驗室開放課題基金資助項目（K 201314）。

陳朝廷（1988-），男，碩士研究生，主研方向：無線通信信號處理；冷 文，講師；王安國，教授。

2014-11-26

2014-12-23 E-m ail：chenzhaoting456@sina.com