基于FPGA的斜面沖擊機末速度測試方案

王琳

（西安鐵路職業(yè)技術學院 陜西 西安 710016）

基于FPGA的斜面沖擊機末速度測試方案

王琳

（西安鐵路職業(yè)技術學院 陜西 西安 710016）

為了評定運輸包裝件在受到水平沖擊時的耐沖擊強度和包裝對內裝物的保護能力，本文作者廣泛研究的基礎上基礎上特別提出了一種基于FPGA的斜面沖擊機末速度測試方案，經過作者實際測試表明此設計方案具有一定的實用性，達到了預期的結果，并且具有較高的靈活性，可靠性及穩(wěn)定性，且價格低廉，有很大的實用價值和推廣意義。

FPGA；斜面沖擊機；末速度；保護；可靠；價格低廉

斜面沖擊機主要由斜面鋼軌道、安裝試品的臺車、牽引小車、擋板組成。主要通過牽引小車通過牽引機構將臺車在斜面任意位置上自由釋放，試品與臺車在靜止到沖擊前無相對作用，在沖擊時試品與臺車能自由移動，最終試品與擋板沖擊。此試驗用于評定運輸包裝件在受到水平沖擊時的耐沖擊強度和包裝對內裝物的保護能力。GB/T4857.11水平沖擊試驗（斜面沖擊、吊擺試驗）要求需要確定量值的因素包括水平速度、包裝件狀態(tài)、包裝件沖擊面的外形、使用附加的障礙物。在要求中最主要的測量數據就是水平速度。

1 總體方案

斜面沖擊機的結構如圖1所示，其沖擊末速度的測量一般采用單片機系統或嵌入式系統，單片機系統雖然價格低廉，使用方便，但是程序較易跑飛，且編程及修改較為麻煩，而嵌入式系統中基于CPU的嵌入系統價格較貴。而由于可編程邏輯器件（FPGA）具有豐富的可編程性與豐富的I/O引腳，使得它在數字系統中的應用越來越廣泛[1]，如同自行設計集成電路一樣，可節(jié)省電路開發(fā)的費用與時間[2]。因此本文就提出了一種基于FPGA的斜面沖擊機末速度測試方案。

圖1 斜面沖擊機示意圖Fig.1 Schematic diagram of inclined impact machine

當試品隨臺車在斜面任開始意位置上自由釋放后，在重力作用下做勻加速運動，也就是說從釋放試品到試品與擋板接觸，沖擊速度始終在變化，因此需要采用近似測量，假設試品接近沖擊末端時通過固定間隔長度的速度恒定，記錄下通過固定間隔長度的時間，即可計算出試品的沖擊末速度，末速度計算公式如式一所示[3]。

固定間隔長度的選取和通過時間的記錄就是測量的關鍵，一般有兩種做法，其一在沖擊末端安裝兩個間距100 mm至200 mm光電傳感器，記錄反光板通過兩個傳感器的時間，即兩個脈沖上升沿之間的時間；其二在沖擊末端安裝一個光電傳感器和在滑動小車上安裝固定寬度的反光板，記錄反光板通過傳感器的脈沖寬度。本方案選用第二種做法，其一，安裝一只傳感器可以通過降低間隔長度可以降低通過間隔長度兩端速度變化量，更加逼近實際的末速度；其二由于減少了一只傳感器可以降低成本，提高系統可靠性及維護性，另外通過提高計數頻率與計數值來減小測量誤差。當確定下固定間隔長度和計數頻率后，末速度就等于一個常數除以計數值，系統方案如圖二所示，動作控制按鈕產生動作電平輸入FPGA，FPGA根據相應的電平變化發(fā)出繼電器控制信號，控制系統進行掛鉤、上升、沖擊等動作，在沖擊末端由計數器模塊完成計數，隨后觸發(fā)除法器模塊計算常數除以計數值，最終通過顯示模塊輸出信號，將末速度顯示在數碼管上[4]。

圖2 系統硬件實現組成框圖Fig.2 The hardware system block diagram

主控芯片選擇 ALTERA Cyclone的 EP1C3T144，該FPGA基于SRAM架構，90個IO口，3 000個邏輯單元，還有13條M4K RAM（共6.5Kbyte），另外還有一個數字鎖相環(huán)具有很高的性價比。

2 主要模塊功能

2.1 計數模塊

計數模塊電路如圖3所示。當按下沖擊按鈕后，shock置為0，將計數器BCDCOUNT清零，試品隨臺車從靜止開始加速，到達沖擊末端時，安轉在臺車上的反光板觸發(fā)光電傳感器，并輸出一個寬度隨沖擊速度變化脈沖，在脈沖高電平期間將與門打開，計數器計數，脈沖高電平消失后計數完成，脈沖的下降沿反向后觸發(fā)一個D觸發(fā)器，產生DIV_WR的上升沿信號，讀取計數值和啟動除法器信號。考慮到精度與系統容量，我們將輸入晶振12.288M經30分頻后得到計數頻率409.6K，計數器將計數值轉換為5位BCD計數值，供除法器運算。

當最高速度4.0 m/s時，計數值約為4 096，1個計數脈沖引起的誤差約為0.2%

當最低速度0.8 m/s時，計數值約為20 480，1個計數脈沖引起的誤差約為0.03%

圖3 計數模塊示意圖Fig.3 Schematic diagram of the counting module

可以滿足速度誤差要求。

2.2 除法器模塊

除法器模塊的任務是完成計數值的倒數。由于除法器的輸入和輸出都是20比特信號，采用組合邏輯邏輯電路來實現該除法器將消耗很多資源，同時由于沖擊試驗間隔時間較長，除法器的計算速度沒有必要很快，為此采用運算速度較慢的時序邏輯除法器電路，其基本思路為除法運算總可以用減法運算來實現。式一中取反光板寬度0.04 m，計數頻率409 600 Hz，末速度將為（214/計數值），相當于計算214減去多少次計數值沒有發(fā)生借位。實際上做減法時，數值的變化總發(fā)生在低5位的BCD數上，高5位的BCD數只是提供借位給低5位的BCD數，因此設計了一個5位BCD減法器、一個5位BCD減法計數器 來保存計數器的高5位的BCD數、一個5位BCD加法計數器用于保存做過的減法運算的次數。這種除法器的單次運算時間等于做減法的次數與晶振時鐘周期的的乘積，即位商與晶振周期的乘積，其運算時間可以控制在1 s內，滿足顯示速度要求。 其結構圖如圖4所示。

狀態(tài)機控制整個電路，負責給出其它模塊的控制時序，在狀態(tài)S0時，寄存器A并行加載數據，寄存器C和5位BCD加法計數器清零等，接著轉移至狀態(tài)S1；在狀態(tài)S1時不斷的做減法運算，直到被減數小于零，zero信號變?yōu)楦唠娖剑瑯酥局鴾p法運算結束，轉移至狀態(tài)S2；在狀態(tài)S2把5位BCD加法計數器的至并行加載到寄存器B中[5]。

5位BCD減法計數器與5位BCD加法計數器實現較為簡單，實現重點在于5位BCD減法器，其實現思路是5位BCD減法器由五個1位BCD減法器級聯得到，而1位BCD減法由4位二進制減法來實現，當被減數大于減數時，1位BCD減法的結果與4位二進制減法的結果一樣；當被減數小于減數時，1位BCD減法的結果等于4位二進制減法的結果再減去6，其代碼實現如下[6]：

圖4 除法器模塊示意圖Fig.4 Divider module

2.3 譯碼及顯示模塊

顯示時采用5個七段的數碼管，分別對應寄存器B輸出5位的BCD數。在硬件上將所有的七段數碼管的公用8條數據線，控制線獨立連接至FPGA，利用時分原理和人的視覺暫留效應，對數碼管進行動態(tài)掃描顯示。

顯示模塊內部包括顯示緩存器、多路選通器、掃描信號發(fā)生器、七段譯碼模塊。結構圖如圖五所示。顯示緩存器是一個存儲量為20比特的寄存器，用于存儲LED顯示的內容，數值用4位的BCD碼表示，小數點用一位二進制數表示。多路選通器用于從顯示緩存器中選擇出某一個LED的顯示內容用于顯示。掃描信號發(fā)生器產生片選信號，片選信號依次并循環(huán)地選通各個數碼管。七段譯碼模塊把4位的BCD碼譯碼成便于顯示的七段碼。

圖5 譯碼及顯示模塊Fig.5 Decoding and display module

掃描頻率的大小必須適合才能達到很好的效果，如果掃描頻率過小，每個數碼管開啟和關斷的時間間隔就會大于人眼的視覺暫留時間，產生閃爍現象，掃描頻率太大，會造成數碼管頻繁開啟和關斷，增加功耗，因此選擇300 Hz作為掃描頻率。

3 結論

通過實際測試可知可編程邏輯器件（FPGA）[7-8]具有豐富的可編程性與豐富的I/O引腳，在數字系統中的應用很廣泛，而且可節(jié)省電路開發(fā)的費用與時間。本文提出的基于FPGA的斜面沖擊機末速度測試方案表明此設計方案與預期要求基本一致，可編程邏輯器件（FPGA）具有豐富的可編程性與豐富的I/O引腳，此方案可方便的進行在線修改而不需改動硬件電路，具有較高的靈活性，可靠性及穩(wěn)定性，且價格低廉，此方案也可應用于頻率測量、火控系統中引信動作時間測試等領域。

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Term inal velocity test technology of incline impact tester based on FPGA

WANG Lin
（Xi’an Railway Vocational&Technical Institute，Xi’an 710016，China）

In order to protect the capability evaluation of transport packages under horizontal shock impact resistance strength and packaging on contents，broad based our research on the basis of special presents a FPGA oblique impact based on machine end speed test plan，after the actual test shows that the design scheme is practical，to achieve the desired results，and has high flexibility，reliability and stability，and the price is low，there is great practical value and significance of the promotion.

FPGA；tncline impact tester；terminal velocity；protection；reliable；low price

TN270.39

A

1674－6236（2015）07-0029-03

2014-07-03 稿件編號：201407026

王 琳（1961—），男，陜西西安人，講師。研究方向：電工電子學。