基于FPGA＋DSP的振動主動控制系統設計

董淑偉，鄭 賓，杜鵬飛

（1.中北大學 儀器科學與動態測試教育部重點實驗室，山西 太原030051；2.中北大學 山西省光電信息與儀器工程技術研究中心，山西 太原030051）

0 引 言

振動主動控制具有通用性較大、控制效果好等優點，特別是對抑制低頻振動以及隨機振動具有無法比擬的優點［1，2］。然而在實現中由于振動信號頻率高、算法處理復雜及實時性要求高等特點，采用傳統的采集處理系統無法滿足要求，因此在實際應用中需采用多個處理器協同的方法完成振動主動控制。

隨著電子技術和信息技術的飛速發展，各領域對系統的采集和處理速度的要求越來越高，傳統的FPGA＋USB＋PC系統已無法滿足實際要求。而如果采用FPGA＋DSP的架構，由于FPGA 運算速度快且邏輯控制能力強，DSP復雜算法運算能力強，通過對分別FPGA 和DSP進行功能劃分，可以充分發揮各自的優點；其次無需PC 機的介入，系統運用起來會十分方便靈巧［3－5］。于是本文提出了一種FPGA＋DSP的協同處理架構，很好地把兩者的優點結合到一起，兼顧了速度和靈活性，能夠達到致動器對控制目標的實時控制，可以滿足實驗要求。

1 系統整體設計

FPGA＋DSP構成的處理系統結構如圖1所示。FPGA主要完成外圍電路的時序控制和寄存器的配置，DSP 完成各種復雜算法處理［6，7］。當系統完成配置正常工作后，模擬信號源經過轉化率為40MPSP的A／D 轉化成數字信號，在FPGA 內進行簡單處理后送入外部存儲器DDR 中進行緩沖，當DDR 存滿后，在FPGA 內部定制的軟核處理器MicroBlaze通過指令讀取緩沖區的數據進行簡單處理，處理后的數據經過EMIF接口送給DSP 進行復雜算法處理，從中提取控制信息并將其送回FPGA，在FPGA 內將其分成兩路，一路通過VGA 進行顯示，另一路通過D／A 轉換成模擬信號驅動致動器對目標進行控制。

圖1 FPGA＋DSP處理系統結構框架

2 系統定制與實現

采用Xilinx公司的XPS和SDK 工具包進行基于FPGA的嵌入式開發，其中系統架構的搭建和外設IP核的設計在XPS中完成，板級支持包BSP 的創建和軟件代碼的設計在SDK 中完成。系統整體架構如圖2所示，AXI總線控制器、DDR 控制器、RS＿232 外設核等由XPS 的工具定制，而A／D 和D／A 的外設IP核和與DSP通信的外設IP核是采用XPS中外設向導添加的。

2.1 軟核處理器的定制

MicroBlaze軟核處理器的定制如圖3所示，MicroBlaze采用指令和數據空間分離的哈佛結構，有32個32位通用寄存器，32位的地址總線可尋址空間4GB［8－10］。本設計中系統總線選用AXI System，時鐘頻率和參考時鐘都為100 MHz，片上存儲器由FPGA 內嵌的BRAM 組成，大小設定為8KB。在添加I／O 接口欄中添加LED＿8bits、DIP＿Switchs＿4bits、RS＿232，其中RS＿232可用于系統調試和低速數據傳輸。對于I／O 設備的訪問MicroBlaze處理器采用存儲器映射的方式，本設計采用高級可擴展接口AXI4進行存儲器訪問。

圖2 系統整體架構

2.2 DDR 控制器設計

差分形式的數據流在A／D 轉換器的外設核內使用FPGA 原語將其轉換成單端信號，然后通過自制的adc＿to＿ddr總線送往DDR 控制器中。其中adc＿to＿ddr總線是從AXI4總線中截取的一部分，使用IBA 核連接到兩條總線上，然后用ChipScope Pro軟件觀察，可以發現AXI4總線中s＿axis部分的時序和adc＿to＿ddr總線的一樣。

由于數據流的速率非常快而且數據量大，如果采用指令或中斷的方法來傳輸字節信息，會造成大量CPU 的資源被占用，同時也容易造成數據丟失，而對于DMA 傳輸方式，由于可以使外設和存儲器不經過CPU 直接進行數據交換，且是由硬件電路直接實現，所以適用于本系統的高速數據傳輸［11，12］。

圖3 MicroBlaze軟核處理器的定制

在該控制器中先對數據流進行乒乓操作，其仿真結果如圖4所示，然后觸發DMA 控制器向CPU 發出DMA 請求，CPU 響應DMA 請求把總線控制權交給DMA 控制器并配置其存儲地址和傳送數據塊長度等寄存器，執行DMA傳送將數據流緩存到DDR2中，最后當DMA 操作結束后又把總線控制權交還給CPU。

圖4 乒乓操作仿真結果

2.3 EMIF接口控制器設計

EIMF接口是DSP 的外部存儲器接口，通過對寄存器的設置可以將其配置成同步、異步等類型的高速數據接口，可實現與外部存儲器的無縫連接［13－16］。本系統采用同步類型的EMIF與FPGA 互連，通過在線邏輯分析儀可以觀察EMIF接口時序，如圖5所示。由于FPGA 和DSP 是跨時鐘域系統，需在FPGA 中添加異步FIFO 進行數據緩存，其中寫時鐘為FPGA 讀DDR 的時鐘，讀時鐘由DSP 提供的ce、awe、aoe信號組成。

圖5 DSP外設核的Analyzer仿真結果

在FPGA 和DSP 之間利用DMA 方式進行數據傳輸，有利于提高數據傳輸的吞吐量。FPGA 控制DDR 進行讀寫，在讀操作下，當FPGA 內部FIFO 出現非空信號時，控制DSP的中斷管腳觸發全局中斷，外部數據通過EDMA轉存到DSP 內部的RAM 中，當數據傳輸完成后會觸發EDMA 完成中斷。數據在DSP中經復雜算法處理后將處理后數據緩存到內部RAM 中，再通過EDMA 方式經過EMIF接口將處理后的數據傳回FPGA。

3 實驗分析

本實驗中DSP 芯片選用TI 公司的C600 系列TMS320DM642芯片，主頻為600MHz，EMIF接口工作時鐘為100MHz，數據總線寬度為64bit。FPGA 選用Xilinx公司的Spartan6系列的XC6SLX150T，內部軟核處理器和AXI總線 的 工 作 頻 率 為100MHz。A／D 選 用 雙 通 道12bit 的ADC6222芯片，轉換率為65MSPS；D／A 選用雙通道16bit的AD9777芯片，轉換率為160MSPS。系統上電后MicroBlaze軟核對外設核進行初始化并配置A／D 和D／A 的寄存器，A／D的采樣率采用50MHz，經模數轉換后的數據流通過FPGA緩存和簡單處理后發送給DSP進行復雜算法處理，處理后的結果如圖6所示，最后將提取到的振動控制信息發送給FPGA，經D／A轉換成模擬信號驅動致動器對目標進行控制。

圖6 自由振動控制曲線

對5片40mm×20mm×0.5mm 的PZT 在致動器300V最大控制電壓條件下進行實時采集控制，實驗結果表明，該系統可將20g振動加速度下的振動幅值降低30%。

4 結束語

本文設計了一種FPGA＋DSP 的振動主動控制系統，充分發揮了兩者的優點，使速度和靈活性得到兼顧。在FPGA 內部采用基于MicroBlaze處理器和AXI4總線的可編程SoC系統設計，通過軟硬件協同開發使系統的吞吐量得到了優化并縮短了開發周期。采用工作頻率為400MHz的DDR2對數據流進行緩沖，解決了數據速率高且數據量大的問題，給復雜算法處理預留了足夠的時間；在FPGA 內部設置乒乓操作，保證了FPGA 和DSP的協調工作，同時解決了不同時鐘域的問題；FPGA 與DSP 之間使用DMA方式進行數據傳輸，提高了數據傳輸吞吐量。實驗測試結果表明，該振動主動控制系統可以穩定可靠地工作。

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