高精度SAR ADC非理想因素分析及校準方法

曹 超,馬 瑞,朱樟明,梁宇華,葉 謙

(西安電子科技大學微電子學院,陜西西安 710071)

高精度SAR ADC非理想因素分析及校準方法

曹 超,馬 瑞,朱樟明,梁宇華,葉 謙

(西安電子科技大學微電子學院,陜西西安 710071)

對高精度逐次逼近型模數轉換器的非理想因素進行理論推導和建模分析,表明模數轉換器精度主要受電容失配和低位電容陣列及耦合電容的寄生電容影響,而高位寄生電容的影響可以忽略.建立了16位逐次逼近型模數轉換器的高層次模型,驗證了理論分析,并通過一種全數字的后臺校準技術來減小電容失配和寄生電容的影響.仿真結果表明,校準后的有效位數在15位以上的概率超過90%.

高精度模數轉換器;逐次逼近型模數轉換器;電容失配;數字校準;高層次建模

逐次逼近型模數轉換器（Successive Approximation Register Analog-to-Digital Converters,SAR ADC)具有結構簡單、功耗低、面積小、易集成等特點,是當前工業界和學術界的研究熱點之一.由于逐次逼近型模數轉換器不需要運算放大器,使得逐次逼近型模數轉換器比其他奈奎斯特模數轉換器更適合現代互補金屬氧化物半導體（Complementary Metal Oxide Semiconductors,CMOS)工藝的演進路線[1].逐次逼近型模數轉換器中的數模轉換器（Digital-to-Analog Conventer,DAC)通常是由二進制權重的電容陣列實現的,電容失配是限制逐次逼近型模數轉換器精度的主要因素之一[2].如果沒有校準,逐次逼近型模數轉換器能夠得到的最大精度是12位[3].對于12位以上的精度,需要校準技術來降低電容失配的影響.CMOS器件尺寸按比例縮小使得數字校準方法具有很大的優勢.

文獻[4]采用電阻電容混合數模轉換器結構,提出自校準技術,通過額外的電阻串數模轉換器校準電容失配.校準階段計算并存儲誤差值,并在模數轉換器正常工作時將其加入累加寄存器中得到正確的結果,校準后得到15位的精度.文獻[5]基于自校準技術,改用額外的電容陣列數模轉換器實現校準.數字校準的優勢使其日漸成為校準技術的主流[6-11].文獻[6]采用非二進制電容數模轉換器結構提出了基于擾動的數字后臺校準.文獻[7]采用“Split模數轉換器”結構對逐次逼近型模數轉換器進行全數字后臺校準.文獻[8]采用“Dithering”的數字校準技術來消除失配的影響.筆者提出了一種16位逐次逼近型模數轉換器的數字校準行為級模型,分析了寄生電容和電容失配對逐次逼近型模數轉換器精度的影響,并采用了一種全數字后臺校準方法.

1 16 位逐次逼近型模數轉換器結構

傳統的電荷再分配逐次逼近型模數轉換器的數模轉換器采用二進制權重的電容陣列,N位的電容值為2N,隨N呈指數增加,會增大芯片的面積,降低轉換速度.常見的解決辦法是采用分段電容陣列結構[9-10],它把一個二進制電容陣列分成兩個子二進制電容陣列,通過耦合電容把兩個電容陣列連接起來.16位逐次逼近型模數轉換器結構如圖1所示.

圖1中電容C是耦合電容,最低有效位（Least Significant Bit,LSB)是低八位電容陣列,右邊是冗余電容C0和高八位電容陣列最高有效位（Most Significant Bit,MSB).傳統結構中冗余電容C0在低位電容陣列,耦合電容C值是個分數,在版圖中很難實現匹配,降低了精度.在筆者的設計中,耦合電容C為單位電容,把冗余電容C0放在了高位電容陣列.以比較器正向輸入端的電容陣列為例來說明其具體工作過程.在采樣階段,只有高位進行采樣,高位電容和冗余電容的下極板接輸入信號Vin,上極板接共模電平Vcm,低位電容下極板都接地.在保持階段,所有電容下極板接地,Vcm從電容上極板斷開,此時可得

然后將電荷重新分配.首先是最高位電容接基準電壓VREF,比較器進行比較.如果輸出為高電平,最高位電容接地,次高位接VREF,然后進行第2位比較.依次進行,直到比較完最后一位,逐次逼近過程結束并有

其中,Di是電容陣列的開關邏輯控制信號.如果Di=0,則該電容接地;反之,則該電容接VREF.

2 寄生電容和電容失配對精度的影響

逐次逼近型模數轉換器的精度主要是由任意兩電容之間的比例決定的,電容之間的失配可以通過校準來解決[11].如果考慮到寄生電容的影響,模數轉換器的性能會進一步下降[12-14].帶有寄生電容的電容陣列電路如圖2所示,Cpi（i=1～8)和Cpc分別表示電容Ci和耦合電容的寄生電容,電容CpMSB和CpLSB分別表示最高有效位和最低有效位電容陣列所有電容上極板寄生電容之和.

圖2 帶有寄生電容的電容陣列示意圖

這里分析電容下極板寄生電容的作用.在轉換過程中,電容的下極板不是接地就是接基準電壓,所以下極板寄生電容對電荷的重新分配沒有任何影響,模數轉換器的線性特性不受影響,只不過增加了功耗.

下面只考慮最高有效位電容陣列上極板寄生電容CpMSB的影響.當逐次逼近過程結束時,式（2)變成了

從式（3)可知,CpMSB對電容陣列數模轉換器的輸出沒有影響,整個模數轉換器的線性特性保持不變.與式（2)相比,系數Kpm比系數K更小,對比較器的精度提出了更高的要求.若只考慮最低有效位電容陣列寄生電容CpLSB的影響時,

由式（4)可知,CpLSB的影響使得低位電容陣列比較時模數轉換器的輸出產生了增益誤差,而最高有效位電容陣列比較時不存在增益誤差,會產生一定的非線性影響精度,從而使模數轉換器的有效位數下降.同理可得耦合電容的寄生電容Cpc的影響:

式（5)表明,Cpc和CpLSB一樣引起了最低有效位電容的增益誤差,造成了非線性.上式中,

電容失配也是限制精度的主要因素之一.在模數轉換器的統計模型中,假設單位電容服從均值為C0、標準差為δ的正態分布,其他電容由單位電容并聯組成.差分非線性（Differential Non-Linearity,DNL)的方差約為[12]

其中,BLSB表示最低有效位.要求3σDNL＜0.5BLSB,可得16位精度下,在現有的工藝下無法實現,需要校準技術.

3 數字校準技術

對于12位以上的逐次逼近型模數轉換器,必須采用校準技術.傳統模擬校準技術需要額外的模擬電路,增加了電路的復雜度[4,15].最近出現了一些數字校準技術[16-17],能更好地利用工藝尺寸不斷縮小帶來的優勢.筆者采用了一種全數字后臺校準方法,其校準原理如圖3所示[7].

圖3 數字校準方法的原理圖

圖3中模數轉換器“A”是要校準的逐次逼近型模數轉換器,模數轉換器“B”是另一個帶有失配的逐次逼近型模數轉換器,兩個模數轉換器相互獨立,同時對輸入信號Vin采樣.每個模數轉換器都對Vin進行轉換,產生各自的數字輸出碼DA和DB.

考慮電容失配,假設最后電壓Vxp變為Vcm,D1為最高位數字輸出,D16為最低位數字輸出.以x代表VinVREF:

由于實際電路中存在電容失配,電容權重Wi不是準確的1/2i序列.如果用數字域估計的權重值W′i= Wi+εi來代替模擬域的權重值Wi,可以得到數字域校正值,即

對模數轉換器“A”和“B”的權重估計值分別為

在式（12)和（13)中,第1項表示正確的x值,因為兩個模數轉換器轉換相同的輸入信號,所以x值相等.第2項表示各自的誤差,“A”和“B”輸出的差值即為誤差值.如果誤差εiA和εiB最后足夠小,x′iA和x′iB將接近正確的x值.

根據誤差值,通過最小均方根（Least Mean Square,LMS)迭代算法,不斷更新“A”和“B”的權重值.

其中,μe是一個系數,控制迭代算法的速度和精度.該校準算法在后臺不斷進行,當誤差足夠小時認為校準完成.

4 仿真驗證與討論

通過Matlab完成行為級建模并對算法進行仿真驗證.首先檢驗高位電容陣列寄生電容CpMSB的影響,假設CpMSB的值為最高有效位總電容CMSB的10%,充分考慮行為級建模與實際的偏差,為了留有足夠的裕量,在采樣率為1 MS/s、輸入信號頻率為473.6 k Hz時,有效位數（Effective Number Of Bits,ENOB)為15.99位.

圖4 數字校準技術驗證

所以,只要比較器精度足夠高,CpMSB的影響完全可以忽略.在相同假設下,考慮CpLSB的影響,有效位數為11.48位;考慮Cpc的影響,有效位數為11.45位.因此,Cpc和CpLSB一樣,使有效位數顯著降低.仿真結果與式（4)和式（5)描述的一致.

假設電容失配為0.5%,同時考慮上述寄生效應,仿真結果如圖4所示.校準前有效位數為11.07位,校準后有效位數為15.87位,表明該校準方法能夠很好地對逐次逼近型模數轉換器的各種非理想因素進行校準.

圖5 200次仿真的有效位數概率分布圖

為了更好地說明該校準方法的可行性,筆者進行了200次仿真驗證,得出校準后的有效位數與其概率的分布圖,如圖5所示.校準后的有效位數在15位以上的概率達到90%以上,最低有效位數是14.5位,說明該數字校準技術能很好地實現高精度逐次逼近型模數轉換器的校準.

5 總 結

筆者詳細分析了分段逐次逼近型模數轉換器中各種非理想因素對精度的影響,表明影響分段模數轉換器精度的主要因素是電容失配、低位電容陣列的寄生電容及耦合電容的寄生電容,高位寄生電容對模數轉換器的影響可以忽略,并通過Matlab行為級模型驗證了這一結論.同時,將一種數字后臺校準方法用于分段逐次逼近型模數轉換器,對于較大的失配和寄生電容,通過行為級仿真驗證了該校準的有效性.

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（編輯:郭 華)

Analysis of non-ideal factors and digital calibration for highresolution SAR ADCs

CAO Chao,MA Rui,ZHU Zhangming,LIANG Yuhua,YE Qian
(School of Microelectronic,Xidian Univ.,Xi’an 710071,China)

An analysis of capacitor mismatch in a high resolution successive approximation register(SAR) analog-to-digital converter(ADC)is described.The results show that the mismatch of capacitors and the parasitic capacitance in the LSB capacitor array have a significant influence on the resolution of ADC while the parasitic one in MSB array has little influence on the precision.A 16-bit SAR ADC high-level model is designed and a background digital calibration is proposed to calibrate the errors due to the mentioned sources.Simulation results indicate that the ENOB(Effective number of bits)after calibration is above 15 bit with a probability of more than 90%.The availability of this calibration method is verified,so it can be utilized to calibrate high-resolution SAR ADC.

high resolution analog-to-digital converters;successive approximation register analog-todigital converters;capacitor mismatch;digital calibration;high-level model

TN431.2

A

1001-2400（2015)06-0061-05

10.3969/j.issn.1001-2400.2015.06.011

2014-10-17

時間:2015-03-13

國家自然科學基金資助項目（61234002,61322405,61306044,61376033)

曹 超（1988-),男,西安電子科技大學博士研究生,E-mail:chao_cao@126.com.

http://www.cnki.net/kcms/detail/61.1076.TN.20150313.1719.011.html