基于C/S構架的高鐵地震預警數據采集系統設計*

譚 超，蘇 超，張海濱

(三峽大學電氣與新能源學院，湖北宜昌443002)

TAN Chao*，SU Chao，ZHANGHaibin

(Collegeof Electrical Engineering and New Energy，China Three Gorges University，Yichang Hubei443002，China)

在危害高速鐵路安全運行的眾多自然災害中，地震是一種發生概率較小，但危害性最大的突發性災害［1］。當列車在低速運行時地震的危害性不是很突出;但由于輪軌之間的橫向力與列車運行速度的平方成正比［2］，當速度超過200 km/h時，即使是較小的地震也可能造成列車出軌甚至翻車的重大安全事故，因此一些地震災害頻繁的國家和地區，如日本、中國臺灣和法國等，都建立有自己的高鐵地震監測預警系統。我國是地震多發國家［3］，通過借鑒國外經驗，針對我國高鐵建設運行情況和地震地質條件進行深入研究，建立高效、可靠、可行的高鐵地震預警系統，是我國地震區高鐵建設必須解決的技術問題。

地震發生時會產生多種地震波，但主要有P波和S波［4］。P波的傳播速度較快，破壞性較小;S波傳播速度較慢，是引起破壞的主要原因，高鐵預警正是通過同步采樣電磁波和地震波、P波與S波，利用它們之間的速度差，在地震已經發生而破壞性的地震波尚未到達之前的數秒至數十秒間發出地震警報，通知正在行駛的高速列車減速或停車，可避免造成安全事故。作為信息獲取通道，多通道同步數據采集是高鐵預警的關鍵環節之一，為此，本論文設計了一套用于高鐵地震預警的，基于C/S構架的采集系統。

1 預警系統方案

地震預警系統如圖1所示，系統采用C/S構架模式，PC機為客戶端，地震預警站是服務器，兩者通過以太網通信，根據需要，預警站可以有多個，每個預警站點具有自己獨立的IP，PC機中的客戶端可同時打開多個應用程序，通過輸入不同的IP地址，可實現對多個預警站的同步監測。

圖1 C/S構架預警系統方案

2 預警站采集系統硬件設計

2．1 采集系統方案

采集系統方案如圖2所示，系統由ST32F407單片機加FPGA結構組成，FPGA采用Altera公司的CYCLONEⅣ系列芯片EP4CE6E22C8N。單片機作為主控制器，用于控制FPGA采集，數據存儲;外圍電路包含以太網接口，GPS接口，SD卡存儲器以及授時守時電路;FPGA部分用于產生AD同步時鐘，控制六通道AD同步采集，并將采樣值傳入單片機中，外圍電路包含6通道采集板和參考源;單片機與FPGA之間通過SPI接口與地址線A0進行通信。數字補償晶體是整個系統的時鐘源，該晶體的頻率為16．384 MHz，準確度為0．5 ×10－6，溫漂為0．1 ×10－6。

圖2 采集系統方案圖

2．2 傳感器選型

本系統選用的傳感器為ES－T型三分向力平衡式加速度計，傳感器可以在±0．25 gn到±4 gn的范圍內選擇設定滿量程，其動態范圍優于155 dB，帶寬在DC－200 Hz之間。

2．3 信號調理與AD采集電路

傳感器輸出為差分信號，信號動態范圍為±5 V，系統選用的AD芯片輸入信號范圍在±2．5 V之間，所以傳感器輸出信號必須經過信號調理后才能進行采集，圖3是其中一個通道的信號調理與AD采集電路，其余通道電路與該圖完全一致。

圖3 信號調理與AD采集電路

信號調理電路由全差動放大器OPA1632構成，該放大器的電壓噪聲密度為1．3 nV/Hz1/2，在100 Hz(高鐵地震監測常用采樣率為200 sample/s)帶寬范圍內噪聲有效值不超過15 nV，滿足地震信號采集要求。圖中 R2∶R1、R7∶R9均為 2∶1，可將輸入差分信號衰減2倍，實現將傳感器輸出的±5 V信號衰減到±2．5 V范圍內，滿足ADS1281的輸入電壓范圍，圖中二極管D1與D2是鉗位二極管，將電壓鉗位在±3 V左右，保護AD芯片。

AD轉換器是一款32 bitΔ－Σ高精度模數轉換器ADS1281，內部具有可編程FIR、IIR和SINC濾波器，0．6 ×10－6線性度，在 250 sample/s采樣率下其SNR可達130 dB，全速采樣模式下功耗僅12 mW，非常適用于電池供電的野外作業。

通過配置PINMODE引腳，可將ADS1281設置為引腳控制模式(PINMODE=1)和寄存器控制模式(PINMODE=0)，本系統將其配置成寄存器控制模式。系統為實現同步采樣，將六通道ADS1281的低功耗控制 PWDN，復位 RST，同步 SYNC，采樣時鐘CLK，SPI時鐘SCLK，SPI數據輸入DIN引腳分別連在一起，并由FPGA統一控制，達到時鐘同步，統一配置AD的目的，從而實現同步采樣;而ADS1281的數據輸出引腳DOUT分別接在FPGA的6個不同IO口，用于讀取六通道AD的數據。

參考源是數據采集系統的關鍵部分，本系統利用DCDC產生－5V電壓，低噪聲LDO電源芯片LT1964產生－2．5 V電壓，作為六通道ADS1281的VREFN輸入，LT1964噪聲為30μV RMS(10 Hz～100 kHz);利用專用精準基準芯片LTC6655－2．5產生+2．5 V電壓，作為六通道ADS1281的VREFP輸入，該芯片噪聲0．25 ×10－6p－p(0．1 Hz～10 Hz)，溫飄為2×10－6/℃，經過試驗，該方案是取得較好結果。

2．4 FPGA采集控制與數據傳輸實現

數據采集之前，STM32單片機需要通過FPGA對各通道采集卡(即ADS1281)進行配置;數據采集過程中，FPGA需要對六通道數據讀取、打包并傳入STM32單片機。控制線A0用于選擇上述功能。

當A0=0時，將STM32單片機與FPGA之間的SPI接口、FPGA與六通道采集卡之間的SPI接口直接相連，此時由STM32單片機直接完成采集卡配置;當A0=1，FPGA輸出采樣時鐘CLK，六通道采集卡同時啟動采樣。

FPGA數據采集與傳輸過程如圖4所示。當六通道ADC數據準備就緒時，ADC_nDRDY信號將同時由高變低，FPGA收到下降沿信號后，將在ADC_SCLK引腳連續產生32個周期的 SPI時鐘，ADS1281在時鐘上升沿輸出數據(ADC_DOUT_1至ADC_DOUT_6)，FPGA在時鐘下降沿讀取數據，六通道數據將被緩存在6個32 bit寄存器ADC_DATA0至ADC_DATA5內;FPGA讀取完六通道32 bit數據后，在MCU_DRDY引腳產生一個高脈沖，通知STM32單片機讀取數據，單片機在MCU_DRDY下降沿啟動中斷，并在中斷中完成數據讀取;數據讀取過程中，單片機的SPI時鐘MCU_SCLK連續產生時鐘信號，FPGA在收到時鐘信號時，將數據通過MCU_DIN輸出，時鐘信號共6×32=192個，正好讀完六通道數據。

圖4 FPGA數據采集與傳輸過程

3 預警系統C/S構架軟件設計

3．1 客服端LabVIEW編程

PC機客服端界面與網絡編程利用LabView軟件實現。LabView是由美國國家儀器(NI)公司研制開發虛擬儀器開發軟件，是一種圖形化編程語言，使用較為方便［6－7］。

LabView主界面包含采樣率、量程設置，IP地址，端口，開始采集按鈕，停止采集按鈕和波形界面幾個部分，其中波形界面由WaveChart控件實現，具體實現如下:將下位機上傳的六通道數據綁定為簇，簇輸出接到WaveChart控件的數據輸入端，Wave-Chart控件的圖形顯示方式設置為分格顯示曲線，由于簇輸入是6個數組綁定而成，WaveChart自動將窗口分成6個子窗口，每個數據對應一個窗口;Wave-Chart界面更新模式設置為Strip Chart，此模式下波形從左至右繪制，達到右邊邊界時，舊數據從左邊溢出，新數據從右邊進入。

LabView具有強大的網絡編程功能，本系統客戶端利用了其中的TCP/IP協議模塊，主要涉及到以下幾個函數:TCPOpen(打開)，TCPRead(讀取)，TCP Write(寫入)，TCP Close(關閉)。客戶端程序工作流程如圖5所示。從圖中可以看出，從開始到結束采集一共用了兩次TCP/IP連接，第1次用于發送采集命令，然后接收、處理、顯示數據，當按下“停止采樣”命令后，首先關閉第1次TCP/IP連接，此時服務器還在繼續采集數據，但不發送，所以還需進行一次TCP/IP連接發送停止采集命令給服務器，服務器收到命令后即可停止采集，并進入低功耗模式。

圖5 客服端網絡編程流程

3．2 基于LWIP的服務器程序設計

服務器的主控單片機是STM32F407，其內部集成了10/100M以太網MAC，結合PHY芯片DP83848即可完成以太網硬件搭建;以太網軟件部分通過移植LWIP協議棧實現，已有較多文獻或文檔詳細敘述了移植方法與過程［8－9］，服務器接收命令、啟動采樣和傳輸數據等功能在tcp回調函數中實現。

數據采集和傳輸是同時進行的，可在單片機中申請兩個緩存，采用乒乓操作模式工作實現，即:其中一個用于中斷采集數據存儲，緩存滿后，設置數據滿標志，并查詢另一個緩存的數據空標志，若為空，證明數據已經傳輸完成，可新的存儲數據;另一個用于傳輸，傳輸完成后，設置數據空標志，并查詢第1個緩存的數據滿標志，若位滿，證明數據可以傳輸;由于以太網的傳輸速度遠大于數據采集的速度，以太網傳輸完成后會等待另一個緩存存滿，所以整個過程中不會出現采樣數據丟失的情況。

4 采集系統性能測試

4．1 噪聲測試

進行噪聲測試時，將6通道輸入短接，采樣率設置為200 sample/s;采集開始后，數據將以文本文檔的形式實時存入SD卡。圖6是由采集的一個通道數據用excel作圖得到(取其中任意2 000個點)，從該圖可以看出:該通道采集的輸入短接噪聲峰峰值在±1．5μV范圍內。

為進一步對噪聲大小進行量化分析，分別進行了三次噪聲測試，并在excel軟件中利用STDEVA函數對每一次的六通道采集數據做均方差處理，處理結果如表1所示。從表中可以看出:每隔通道的噪聲均方差低于0．5μV，噪聲一致性較好;采集卡輸入信號范圍是±5 V，按照ADC的信噪比計算公式可算出采集卡的信噪比優于140 dB。

表1 三次噪聲測試均方差

4．2 地震信號采集實驗

實驗時，把傳感器放置于地面，傳感器差分信號輸出端接入采集卡第1通道，打開監測站電源，在PC機中啟動LabVIEW界面，設定好采樣率、量程、IP地址與端口，點擊“啟動采集”，在距傳感器2 m左右用硬物連續敲擊地面，圖7是截取的實時顯示結果圖，從圖7可以看出，第1通道具有典型的地震波形輸出，縱坐標單位為mV，第2通道～第6通道輸出為隨機噪聲，縱坐標單位為μV。

圖6 采集系統噪聲測試結果

圖7 實測震動波形

5 結束語

本論文通過預警站(服務器)采集系統硬件、軟件設計和客服端軟件設計，實現了基于C/S構架的高鐵地震預警IP數據采集系統。在性能上，系統噪聲均方差低于0．5μV，信噪比優于140 dB;在功能上，可實現遠程參數設置、遠程實時數據傳輸并顯示。該系統不僅可以用于高鐵地震預警，還可用于礦山微震監測、金庫震動監測和天然地震等與震動有關的應用領域。

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