DDR3仲裁控制器設計及FPGA驗證

尹春梅，陳 錢，顧國華，隋修寶

（南京理工大學 電子工程與光電技術學院，江蘇 南京210094）

0 引 言

在高速CCD 的成像系統中，一些復雜算法會用到外部存儲器［1］，當前所用的外部存儲器都是RAM 或者SDRAM［2，3］，但是RAM 和SDRAM 具有以下兩個缺陷使其無法滿足高速CCD 系統的設計要求：①最主要的一個缺陷是，RAM 和SDRAM 體積大，一片RAM 或者SDRAM又只能給一個算法使用［4］，當高速CCD 成像系統中有多個算法需要用到外部存儲器時就要在硬件設計中加入多個RAM 或者SDRAM，這樣需求的FPGA 的引腳數量增多，增加了系統的功耗和硬件消耗，難以縮小體積，無法滿足CCD 的小型化要求；②RAM 和SDRAM 數據存儲速度慢，最高工作頻率僅143 M［5］，不僅無法滿足高速CCD 數據存儲要求，還無法采用時分復用的方法使多個算法共用一片外部存儲器?；谝陨蟁AM 或者SDRAM 使用的局限，本文在高速CCD 系統設計中用DDR3 作為外部存儲器。DDR3做外部存儲器具有以下兩點優勢：①DDR3數據存儲速度快，最高工作頻率可以達到400 兆［6］；②體積小，功耗低［7］。然而，和RAM 還有SDRAM 類似，一片DDR3只能給一個算法使用，當多個算法需要用到DDR3時，在硬件電路設計中依舊需要用到多個DDR3，不利于小型化的設計?；贒DR3數據存儲速度高達400兆，但是CCD內部數據流不超過100兆，本文提出了一種用于高速CCD數據存儲的DDR3 仲裁控制器，采用時分復用的方式［8］，用仲裁的形式操作DDR3，使多個算法只需要一片DDR3就能實現數據流讀取，這樣既能充分利用DDR3高速的優勢，又能極大減少設計空間，便于滿足CCD 的小型化要求［9，10］。

1 DDR3SDRAM 仲裁控制器系統構成

本文提出的DDR3仲裁控制器結構如圖1 所示，主要由讀寫控制模塊、DDR3 仲裁模塊、IP 核控制器、數據格式裝換模塊、DDR3 芯片構成。前端算法模塊將要寫往DDR3的數據和對應的地址，以及要讀出數據對應的地址寫到讀寫控制模塊中，讀寫控制模塊根據閾值條件決定是否將這3個信號以及讀寫控制信號給后續仲裁模塊，由仲裁模塊決定是否將這3個信號給IP核控制器。當仲裁模塊決定將這3個信號給IP核控制器時，IP核控制器才將這3個信號傳輸給DDR3芯片。要存入DDR3的寫數據就寫進了DDR3中對應的寫地址。讀地址對應的DDR3中的數據從DDR3芯片傳回DDR3控制器IP核，IP核將讀出的數據和讀數據使能傳輸給讀寫控制模塊，由讀寫控制模塊輸出給數據格式轉換模塊，經過數據格式轉換后輸出給后續電路使用。

圖1 DDR3SDRAM 仲裁控制器系統結構

（1）讀寫控制模塊：對前端的數據流進行緩沖，解決了前端數據流的傳輸速度比DDR3的寫數據速度慢的問題，從而確保數據能夠正確的寫入DDR3。

（2）DDR3 仲裁模塊：當多個數據流同時申請使用DDR3時，對這些數據流使用DDR3的先后順序進行判斷，根據判斷結果分配讀寫存儲模塊的使用資源。

（3）數據格式轉換模塊：根據從DDR3中讀出的數據和對應幀信號將數據轉化為后續電路所需的標準格式，從而解決因數據寫入DDR3再讀出，導致數據格式發生改變后無法滿足后續電路所需的數據格式的問題。

（4）IP核控制器：對外的輸出接口通過FPGA 的引腳分配直接和外部電路相連接，主要負責DDR3正確的讀寫數據。

（5）算法模塊：CCD 系統中的一些圖像處理算法需要緩存一幀或者兩幀的圖像，為了節約內部資源，緩存這些圖像數據必需用到外部存儲器。

下文將對上述模塊進行詳細分析。

2 讀寫控制模塊設計

該模塊的工作過程可分為讀操作和寫操作，工作流程如圖2所示。

（1）讀操作。當需要讀DDR3某個存儲器空間的數據之前，先將想讀的數據在DDR3 中的地址存儲進讀地址FIFO，前端數據流在讀控制信號的控制下，不停地將讀地址寫入讀地址FIFO 中；當讀地址FIFO 的存儲器空間多于設定的高閾值，向DDR3 仲裁控制器申請開始對讀地址FIFO 進行讀操作，從DDR3中讀取對應地址的數據寫入到讀數據FIFO 中。當讀地址FIFO 的存儲器空間少于設定的低閾值時，向DDR3仲裁控制器申請停止對讀地址FIFO 的讀操作；前端數據流會對已經寫入讀地址FIFO 內的地址個數計數，當快滿一幀個數時，給出一個讀幀結束信號rf＿end （在倒數第二次讀停止信號后，最后一次讀停止信號之前給出高電平，最后一次讀停止信號之后置零）到仲裁控制器，該信號屏蔽最后一次讀地址FIFO 的讀停止信號，使仲裁模塊能夠一直分別讀取讀地址FIFO 中的地址，直到其為空 （可將讀地址FIFO 的empty信號接入到仲裁模塊中監視其是否為空）。讀數據FIFO 則為：如果讀數據FIFO 數據超過設定的高閾值時，由前端算法連續讀取讀數據FIFO中的數據，并對其進行計數，當讀取夠一幀時停止讀取。通過FIFO 的緩沖使幀間的消隱時間相同。

所有FIFO 在讀寫操作完成后需要清空。讀地址FIFO，讀數據FIFO 的高低閾值根據DDR3的讀寫速度來估算，閾值太高或者太低都會影響DDR3的讀寫效率。

圖2 讀寫控制模塊

（2）寫操作。前端數據流不停地將欲寫的地址和數據發送至寫地址FIFO 和寫數據FIFO；當兩個FIFO 中數據個數超過設定的高閾值時，讀寫控制模塊向仲裁模塊發出寫請求，將寫數據FIFO 中的數據寫入DDR3 中相對應地址，當寫地址FIFO 數量低于設定的低閾值時向仲裁模塊申請停止對寫地址FIFO 和寫數據FIFO 的讀操作。在此同時，需要對已經寫入寫地址FIFO 內的地址個數計數，當快滿一幀個數時，給出一個寫幀結束信號wf＿end （在倒數第二次讀停止信號后，最后一次讀停止信號之前給出高電平，最后一次讀停止信號之后置零）到仲裁模塊，該信號屏蔽最后一次讀停止信號，使仲裁模塊能夠一直分別讀取兩個FIFO 中的地址和數據，直到兩個FIFO 為空 （可將FIFO的empty信號接入到仲裁模塊中監視FIFO 是否為空）時停止寫操作。通過以上操作，來實現一整幀圖像的地址和數據寫入DDR3。和讀操作類似，寫操作的寫地址FIFO 和寫數據FIFO 的高低閾值要根據DDR3的讀寫速度來估算。

DDR3的IP核配置時可選擇字節突發長度，一般為4，8或者不突發。IP 核接收的數據是64 位，恰巧是4 突發，因此把4的16位的數據合成一個64位的數據，否則就浪費了高48位。因此，本文提出的系統中，DDR3讀寫的圖像數據一行的數據個數以及數據對應的地址個數只能是4的整數倍。但是前端給的圖像數據格式是不定的，無法保證一行的數據個數就是4的整數倍。因此，本文在讀寫控制模塊中加入了一個數據格式轉換模塊，包括地址格式轉換模塊、寫數據格式轉換模塊、讀數據格式轉換模塊。地址格式轉換模塊和寫數據格式轉換模塊負責將輸入數據連續的4個數據和對應4個地址轉換為一個數據和一個地址，讀數據格式轉換模塊是將一個數據轉化為4 個地址連續的數據。

2.1 延時模塊和信號反饋模塊設計

一般情況下，圖2讀寫控制模塊中的寫地址FIFO、寫數據FIFO、讀地址FIFO、讀數據FIFO 中的數據是不允許讀空的。所以如上文所述，本文提出用判斷閾值的方法來決定是否繼續讀取FIFO 中的數據。但是有另一種情況，上述也提到了，當一幀數據快結束時，即便不滿足閾值條件也需要將FIFO 中的數據讀空。延時模塊和信號反饋模塊的作用就是判定FIFO 何時讀空，等FIFO 讀空的時候，標志FIFO 讀空的信號就是高電平，經過延時模塊和信號反饋模塊的作用，給FIFO 使能端低電平，讓FIFO 停止工作。圖3為延時模塊的結構。

圖3 延時模塊

2.2 數據格式轉換模塊設計

在分析圖2中讀數據格式轉換模塊時已經提到，經過讀數據格式轉換模塊轉換后的圖像數據一行的數據個數一定是4的整數倍，和后續電路所需的圖像數據格式不一定相符合，結合圖1，本文在讀寫控制模塊中加入了一個數據格式轉換模塊，該模塊功能主要是將DDR3中讀出的圖像數據轉換為后續電路需要的圖像數據格式。

數據格式轉換模塊如圖4 所示，包括數據緩存FIFO、格式轉換模塊。當數據輸出使能為高電平時，表示DDR3開始有數據讀出，從DDR3讀出的數據在數據緩存FIFO 模塊中緩存3行，從FIFO 中讀出的數據和前端數據流給的幀信號輸入格式轉換模塊，最后輸出后續模塊所需的標準數據格式、行信號、幀信號。

3 DDR3仲裁控制模塊設計

圖4 數據格式轉換模塊

實際工作中，在單一數據流申請的情況下，DDR3仲裁模塊并沒有發揮作用，只有當多個數據流申請時，仲裁模塊才會起到仲裁作用。以兩個算法申請為例，如圖5所示，將算法1標記為 ‘01’，算法2 標記為 ‘10’，當兩個算法都不申請時，當前狀態標記為 ‘00’，當算法1申請時當前狀態標記為 ‘01’，當算法1還未執行完時，此時如果算法2也申請使用DDR3，則此刻DDR3繼續相應算法1的申請，而將算法2 排在申請隊伍里。當算法1 執行完后，再將當前標記記為 ‘10’，執行算法2。如果當算法1和算法2 同時申請時，則根據順序，DDR3先響應算法1的申請，執行完后再響應算法2的申請。

4 IP核控制器引腳接口配置

IP核控制器是由quartus生成軟核如圖6所示，部分特殊引腳定義如下：

（1）mem 開頭的引腳是直接和DDR3芯片相連的，不需要配置。

（2）pll＿ref＿clk是IP核的參考時鐘，有別于afi＿clk和afi＿half＿clk，afi＿clk和afi＿half＿clk是DDR3讀出數據的時鐘，用哪個時鐘讀出數據需要在生成IP核的時候設置。

（3）local＿init＿done、local＿cal＿success、local＿cal＿fail是DDR3初始化標志信號，當local＿init＿done、local＿cal＿success為高電平，local＿cal＿fail為低電平，則DDR3初始化成功，否則初始化不成功。

圖5 仲裁模塊工作流程

引腳配置好后，經實驗調試發現，必需按照以下步驟編譯才能通過。

（1）編譯。當編譯進行到Fitter（Place ＆Route）時報錯。錯誤顯示大量相同錯誤。

（2）運行自動分配引腳程序，Tools－＞Tcl Scripts－＞Pin assignment。

（3）再次編譯。

圖6 IP核模塊引腳接口

5 實驗驗證

本文提出的DDR3 仲裁控制器已經實際應用于高速CCD 的數據存儲。信號處理板的電路板如圖7所示，圖中虛線框就是兩片DDR3芯片，其中一片是備用芯片，實際只用了一片。CCD 圖像處理算法共有3 個算法共用一片DDR3，分別是圖像拼接算法、幀間濾波算法、圖像翻轉算法。3個算法并不是直接操作DDR3，而是通過仲裁控制器分時占用DDR3。實現該仲裁控制器所用的軟件是quartus 12.1，實現語言是VHDL，使用的FPGA 是Cyclone V，采用的DDR3芯片型號為MT41J128M16－15E，CCD 采用的數據格式如圖9所示。以圖像拼接算法和圖像翻轉算法為例：本文中CCD 選擇了四路輸出，即將圖像分為四塊輸出，如圖8所示，圖中箭頭表示數據的輸出順序，但系統的后續算法只能處理一整幅圖像，因此需要用到圖像拼接算法，將CCD 輸出的四路數據拼成一路，又不丟失有效數據同時滿足圖9所示的數據格式。圖像翻轉算法是在圖像拼接后續實現的功能，作用就是實現圖像的上下左右翻轉。圖像拼接算法和圖像上下翻轉算法均需要緩存兩幀圖像，如果僅用片內RAM 則占用了大量的內部資源，會影響整個系統，所以兩個算法都要將兩幀圖像緩存進DDR3。圖10中的兩幅圖像均是完成圖像拼接后顯示的圖像，左側圖像未開啟圖像翻轉功能，整個系統中只有一個算法使用了DDR3，右側圖像開啟了圖像翻轉功能，整個系統中有兩個算法申請使用DDR3。

經實際應用證明，本文提出的DDR3仲裁控制器應用于高速CCD 數據存儲速度最高能達到400M。以往用RAM作為高速CCD的外部存儲器，最高能達到的數據存儲速度只有100M。如果用傳統的RAM 作為外部存儲器，那么3個算法就需要用到3個片外RAM，加上一片備用RAM，在硬件電路設計中就需要設計四片RAM 而本文提到的CCD系統只用了一片DDR3，硬件設計也只設計了兩片，加上DDR3的體積本身就要比RAM 小，極大的節約了設計空間，對高速CCD 的小型化設計有極為重要的意義。

圖7 CCD 信號處理板

圖10 圖像拼接算法和圖像翻轉算法申請使用DDR3實際效果

6 結束語

本文提出了一種DDR3仲裁控制器的結構，已經很好地運用在高速CCD 系統設計中。其使得高速CCD 中用到的外部存儲器可以摒棄傳統的RAM 改用DDR3，實現了多個算法共用一片DDR3的仲裁模式，不用再拘泥于以往一個算法對應一片存儲器的模式，CCD的數據存儲速度上限也從100M 提升到400M。該結構只需要改動數據格式轉換模塊中的部分參數就可以適用于不同格式的CCD數據存儲。

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