高速電路板的串擾問題分析及仿真

摘 要：文章結合實例采用PADS中Hyperlynx仿真軟件仿真電路，分析高速電路板布局、布線中產生串擾的原因及影響串擾的因素。通過模擬磁場的串擾圖進行直觀對比，并給出削弱串擾的各種有效方法。

關鍵詞：高速PCB；串擾； Hyperlynx仿真軟件

引言

在高速現代化發展的信息時代，目前設計者所面臨的一個重要課題就是如何能夠提高并保持系統的性能與速度。客觀存在的串擾問題，在一定界限以外會使輸出結果有所變化，導致電路工作異常。因此，PCB設計者應先熟知產生串擾的原因，采用恰當的設計方法，盡量減小串擾對電路的影響。

1 串擾的產生

PCB板上的導線在傳輸高速信號時，實質上是按照電磁波的方式在傳播，即在整個傳輸路徑上，能量存在于隨時間交替變化的電場和磁場中。然而實際上，在傳播導線內，電磁場能量并不限制于此，而有相當一部分存在于導線之外。某根導線傳播高速信號時，附近存在其他線路或導體，其電場和磁場將會通過某種方式耦合到其他導體線路內。串擾的導致就是由于這種耦合的電磁場強度達到一定量時，就會使鄰近線路產生無法預期的信號。

2 影響串擾的因素

2.1 幾何參量對串擾的影響

串擾的大小與并行耦合長度L，傳輸線的間距P，介質厚度H有關，耦合長度越短，間距越大，厚度越小，串擾就越小。建立三條傳輸線的原理圖，打開File->New Cell-Based Schematic，用鼠標激活源端、接收端和傳輸線。發射端型號為COMS，3.3V Fast，接收端型號也為COMS，3.3V Fast，為區別兩條動態傳輸線將第一條傳輸線遠端改為COMS，3.3VULTR。建成仿真原理圖如圖1所示。

打開Simulate SI->Run Interactive Simulation（SI Oscilloscope）運行仿真，以遠端串擾靜態線上的接收端B1遠端串擾為對象的仿真結果如圖2-5所示，其中將串擾仿真結果用模擬磁場線的形式表示出來：

比較圖2和圖3的模擬磁場的串擾圖的波動幅度，可以看出圖3的波動幅度比圖2略小，兩仿真圖的原理圖只是并行耦合長度不同。由此可以得出，并行耦合長度L越短串擾越小，但是減小幅度并不明顯，這和原理圖的設計有很大的關系。

比較圖2和圖4的模擬磁場的串擾圖，可以看出圖4的磁場線較少，兩圖的原理圖只是傳輸線的間距不同，圖4的傳輸線間距是圖2的兩倍。由此可以得出，傳輸線的間距越大，串擾越小。

比較圖2和圖5的模擬磁場的串擾圖，可以看出圖5的磁場線較少，兩圖的原理圖只是介質厚度不同，圖5的介質厚度是圖2的一半。由此可以得出，介質厚度越小，串擾越小。

2.2 端接電阻對串擾的影響

端接電阻對串擾也有很大的影響，在源端、受控端接一個電阻可以減少串擾。建立仿真模型，打開File->New Cell-Based Schematic，用鼠標激活源端、接收端和傳輸線。發射端型號為COMS，3.3V Fast，接收端型號也為COMS，3.3V Fast，在源端端接電阻，用鼠標激活電阻，通過運行Run Interactive Simulation（SI Oscilloscope），仿真軟件建議串聯一個54微歐的電阻，建成原理圖如圖6。打開Simulate SI->Run Interactive Simulation（SI Oscilloscope）運行仿真，仿真圖如圖7。

比較圖2和圖7的模擬磁場的串擾圖，可以看出圖7的波形圖波動幅度較小，磁場線也少，圖7只是在圖2的基礎上端接電阻。由此可以得出，端接電阻，可以減少串擾。

3 結束語

在此，希望本篇文章能夠幫助PCB設計工程師及對高速電路板的反射問題感興趣的朋友們，為其提供解決此類問題的方式及思路。

參考文獻

[1]王磊.高速電路板的反射問題分析及仿真[J].科技創新與應用，2015，35：56.

[2]喬洪.高速PCB串擾分析及其最小化[J].中國集成電路，2007，4：35-38.

作者簡介：王磊（1984，2-），女，青島理工大學琴島學院講師，青島科技大學自動化與電子工程學院控制工程專業碩士。