阱接觸面積對PMOS單粒子瞬態脈沖寬度的影響

阱接觸面積對PMOS單粒子瞬態脈沖寬度的影響*

劉蓉容1，池雅慶1,2，何益百1，竇強1

(1.國防科學技術大學計算機學院，湖南 長沙 410073;

2.電子元器件可靠性物理及其應用技術重點實驗室，廣東 廣州 510610)

摘要：使用TCAD模擬工具分析了納米工藝下阱接觸面積對PMOS SET脈沖寬度的影響。結果表明，納米工藝下，當存在脈沖窄化效應時，增加阱接觸面積會導致SET脈沖變寬，這與傳統的通過增加阱接觸面積可抑制SET脈沖的觀點正好相反。同時，還分析了不同入射粒子LET值以及晶體管間距條件對該現象的作用趨勢。

關鍵詞：阱接觸面積;單粒子瞬態；PMOS;脈沖寬度

中圖分類號：TP303 文獻標志碼：A

doi:10.3969/j.issn.1007-130X.2015.06.004

收稿日期：*2014-04-30;修回日期：2014-08-14

基金項目：國家重點實驗室開放基金(ZHD201202)

作者簡介:

通信地址：410073 湖南省長沙市國防科學技術大學計算機學院

Address:College of Computer,National University of Defense Technology,Changsha 410073,Hunan,P.R.China

ImpactofwellcontactareaonthePMOSSETpulsewidth

LIURong-rong1,CHI Ya-qing1,2,HEYi-bai1,DOU Qiang1

(1.CollegeofComputer,NationalUniversityofDefenseTechnology,Changsha410073;

2.NationalKeyLaboratoryofScienceandTechnologyonReliabilityPhysics

andApplicationTechnologyofElectricalComponent,Guangzhou510610,China)

Abstract:We analyze the impact of well contact area on the PMOS SET pulse width in nano-technology using TCAD simulations. Simulation results show that in nano-technology, increasing the well contact area can broaden the SET pulse width due to the pulse quenching effect, which contradicts the traditional view that increasing the well contact area can effectively mitigate the SET pulse. Meanwhile, the tendency of this phenomenon under different incident particle LET values and transistor gaps is also analyzed.

Keywords:wellcontactarea;singleeventtransient;PMOS;pulsewidth

1引言

單粒子瞬態SET(SingleEventTransient)是應用于空間輻射環境下的集成電路的重要可靠性問題。高能粒子入射器件導致的單粒子瞬態會沿著電路的組合邏輯路徑傳播，如果該瞬態在路徑末端被時序單元鎖存則會產生錯誤數據。隨著集成電路工藝的縮減，工作電壓的降低以及工作頻率的升高使得組合邏輯中SET導致的軟錯誤越來越普遍，并且在先進工藝下將超過存儲單元中產生的錯誤[1]。

SET落在鎖存單元“建立-保持”窗口，從而導致軟錯誤的概率與SET脈沖寬度正比例相關，分析影響脈沖寬度的相關因素，對于提出有效的SET加固措施具有重要意義。改變襯底濃度、阱摻雜濃度等雖然可以抑制SET脈沖寬度[2,3]，但由于涉及工藝參數的調整，可行性較低。基于版圖的分析成為學者們的研究重點。學者們研究發現，面積較大的阱接觸可以在粒子轟擊之后更好地維持阱電勢，降低電荷的收集量，從而有效地抑制SET脈沖[4,5]。納米工藝下，電荷共享效應普遍存在，粒子轟擊位置鄰近的多個晶體管都可能同時收集電荷[6]。因此，在分析阱接觸面積對SET脈沖寬度的影響時，多個器件的電荷收集成為必須考慮的因素。

本文使用TCAD(Technology-Computer-Aided-Design)模擬工具，探討分析了納米工藝下阱接觸面積對SET脈沖寬度的影響。由于PMOS(P-channelMetalOxideSemiconductorfieldeffecttransistor)晶體管產生的SET是電路全部SET的主要貢獻，同時PMOS晶體管之間的電荷共享效應更為顯著[7]，因此本文僅以PMOS晶體管為研究對象。模擬結果表明，在考慮了多個器件的電荷收集的情況下，增加阱接觸面積對于抑制SET脈沖并不總是有效。入射粒子LET(LinearEnergyTransfer)值的變化以及晶體管間距的變化，都可能導致阱接觸面積對SET脈沖寬度的影響呈現不同的趨勢。

2模擬設置

2.1器件模型

我們使用Synopsys公司的SentaurusTCAD工具對一個六級反相器鏈進行SPICE/3D混合模擬，如圖1所示。其中第二級和第三級的PMOS晶體管(即P1和P2)使用3D器件模型，電路中的其余部分均采用SPICE集約模型。PMOS晶體管的尺寸為Wp∶Lp= 450nm∶65nm，NMOS晶體管的尺寸為Wn∶Ln=300nm∶65nm。

Figure 1　6-stage inverter chain for 3D simulation 圖1　用于混合模擬的六級反相器鏈

圖2所示為用于模擬的3DTCAD器件結構。整個器件的尺寸為 10μm× 10μm× 5μm，N阱寬度為3.78μm。兩個PMOS晶體管P1和P2位于器件中間，二者之間的間距為0.9μm。PMOS晶體管根據某商用65nm體硅CMOS工藝的PDK(ProcessDesignKit)工具進行了校準。

Figure 2　3D TCAD models with different well contact structures 圖2　具有不同阱接觸結構的3D TCAD器件模型

為了分析阱接觸面積對SET脈沖寬度的影響，我們對器件模型中的阱接觸進行了不同的構造。在第一種結構中，長條型阱接觸位于N阱中間位置并橫亙整個N阱，與PMOS晶體管距離210nm，如圖2a所示。阱接觸寬度為0.38μm，阱接觸面積與N阱面積的比例即為10.05%。在圖2b所示第二種結構中，我們構造了10個尺寸為0.38μm× 0.5μm的阱接觸，它們相距0.5μm。我們將其稱為分離型阱接觸。該結構中，阱接觸面積與N阱面積的比例為5.03%。在后續的兩種分離型結構中，我們使用了同樣尺寸的阱接觸，但它們之間的距離分別為1μm和4μm，與此相對應，阱接觸面積與N阱面積的比例分別為3.52%和1.51%。在最后一種結構中，如圖2c所示，僅僅只構建了一個尺寸為0.38μm× 0.5μm的單點型阱接觸。該結構中，阱接觸面積與N阱面積的比例為0.50%。

2.2模擬條件

器件的工作電壓設置為1.0V。整個模擬過程中，反相器鏈的輸入始終保持為“低”，因此P1為關斷狀態，是敏感節點，而P2為開啟狀態，是非敏感節點。沒有粒子轟擊時，根據反相器鏈的電學特性，中間節點(圖1中的n3)以及末端(圖1中的n7)處的電壓均為“低”。模擬采用LET為30MeV-cm2/mg 的重離子進行。根據SRIM(Stopping and Ranges of Ions in Matter)軟件計算出的離子入射硅的徑跡參數，我們將粒子徑跡的深度和半徑分別設置為5 μm和50 nm。模擬過程中，粒子的轟擊位置為P1晶體管的漏極中心，且垂直于轟擊器件的表面。粒子轟擊之后，我們首先提取轟擊節點處(n3)產生的SET脈沖寬度，隨后在反相器鏈的末端(n7)再次提取SET脈沖寬度。

模擬中使用以下的物理模型：(1)費米-狄拉克統計；(2)禁帶窄化模型；(3)摻雜濃度相關的Auger復合以及SRH復合模型；(4)載流子-載流子碰撞遷移率模型；(5)入射粒子模型為高斯分布，特征系數為1/e，半徑50nm，半衰時間指數為0.25ps；(6)載流子輸運使用流體動力學模型。所有的模擬在高性能服務器上進行。

3結果與分析

圖3顯示了當入射粒子LET值為30MeV-cm2/mg時，阱接觸面積變化對n3處SET脈沖寬度的影響。從圖3中可以看出，脈沖寬度隨著阱接觸面積的增加而降低。阱接觸面積占N阱面積的比例從0.50%增大至10.05%，n3處的SET脈沖寬度從712ps下降至495ps。圖4顯示了采用同樣粒子入射時，阱接觸面積變化對n7處SET脈沖寬度同樣具有顯著的影響，但影響趨勢則跟圖3恰好相反。當阱接觸面積占N阱面積的比例從0.50%增大至10.05%時，n7處脈沖寬度從89ps急劇增加至490ps。

Figure 3　Impact of well contact area on the pulse width of SET at node n3 圖3　n3處SET脈沖寬度與阱接觸面積的關系

根據以上結果，從抑制SET脈沖在組合邏輯路徑中傳播的角度考慮，降低阱接觸面積可以有效降低SET的脈沖寬度。這與NarasimhamB等人在文獻[4]中的結果正好相反。在他們的研究中，增加“阱接觸面積/阱面積”的百分比，可以有效抑制SET脈沖寬度。導致這一相反結論的主要原因可以歸結于脈沖窄化效應的影響[8]。脈沖窄化效應可以通過延遲的電荷收集而導致向下傳播的SET脈沖寬度變窄。根據圖3和圖4，我們將不同阱接觸面積下n3與n7處的SET脈沖寬度進行比較，可以發現，當阱接觸面積比例為10.05%時，n3處的脈沖(即粒子轟擊處產生的初始脈沖)與n7處的脈沖(即經過反相器鏈傳播之后的脈沖)寬度幾乎相同。而當阱接觸面積比例為0.50%時，n7處的脈沖明顯窄于n3處的脈沖。因此，以上數據表明降低阱接觸面積，顯著增強了脈沖窄化效應。

Figure 4　Impact of well contact area on the pulse width of SET at node n7 圖4　n7處SET脈沖寬度與阱接觸面積的關系

電荷共享的強弱是影響脈沖窄化效應的關鍵因素之一。具有較強電荷共享的電路會導致脈沖窄化效應更為顯著，并進而使得傳播之后的SET脈沖寬度更窄。阱接觸面積的變化不僅會影響被直接轟擊的P1晶體管的電荷收集以及產生的SET脈沖寬度，同時也會對P2晶體管的電荷共享強弱程度產生影響。P2晶體管的電荷收集主要由寄生雙極放大效應產生，該部分電量與粒子入射產生的電荷從N阱中被泄放出的速度直接相關。電荷從N阱中跑掉的速度越慢，N阱中的過剩電荷量越高，從而導致阱電勢恢復變慢，形成更明顯的雙極放大效應。阱接觸的電阻，作為電荷泄放通路的組成部分，是決定電荷泄放速度(即恢復電流)的關鍵因素，如圖5所示。較大面積的阱接觸，即較小的Rcontact，可以降低電荷泄放通路上的電阻，加快阱電勢的恢復速度，從而降低P2晶體管的電荷收集量，相應地，脈沖窄化效應也被弱化。因此，阱接觸對n3處的初始脈沖和n7處的窄化后脈沖的影響正好相反。

Figure 5　Schematic diagram of the charge sharing in P2 transistors 圖5　P2晶體管的電荷共享示意圖

4討論

4.1與粒子LET的相關性

為了進一步分析不同粒子LET情況下，阱接觸面積對SET脈沖寬度的影響，我們使用LET值為5～50MeV-cm2/mg的粒子進行了模擬。圖6給出了阱接觸面積所占比例為10.05%和0.5%兩種情況下，n7處SET脈沖寬度隨粒子LET的變化。首先我們可以從圖6中看出，兩種情況下，SET脈沖寬度一開始都是隨著LET的增大而增加，當LET值增大到一定程度時，脈沖寬度又隨著LET的增大而減小。這與文獻[2]中的結果相符。從圖6中可以觀察到的另一個現象是，阱接觸面積不同，SET脈沖寬度達到峰值所需要的LET值也不同。當阱接觸面積所占比例為10.05%時，脈沖寬度峰值出現在LET值為20MeV-cm2/mg處，而當阱接觸面積所占比例為0.50%時，脈沖寬度峰值出現在LET值為30 MeV-cm2/mg處。這一現象導致兩條曲線在LET值約為23 MeV-cm2/mg處出現了交叉。

Figure 6　Impact of well contact area on the pulse width of SET at node n7 with different particles LET values 圖6　不同粒子LET下阱接觸面積對n7處脈沖寬度的影響

當入射粒子LET值小于23MeV-cm2/mg時，由于電荷共享導致的脈沖窄化效應極不明顯，SET脈沖寬度在傳播過程中基本不會發生變化，因此，增加阱接觸面積可以抑制初始脈沖寬度，從而抑制反相器鏈末端的SET寬度；而當入射粒子大于23 MeV-cm2/mg時，此時脈沖窄化效應成為主要因素，增加阱接觸面積削弱了該效應，反而導致SET寬度的增加。因此，設計者在進行加固設計時，需要結合電路實際應用的輻射環境，決定阱接觸面積的大小。

4.2與器件間距的相關性

P1晶體管和P2晶體管之間間距不同時，阱接觸面積對SET脈沖寬度的影響也可能表現出不同趨勢。我們保持其他模擬條件不變，將P1和P2的間距從0.9μm逐漸增大至1.2μm、1.5μm、1.8μm以及2.1μm，使用LET值為30MeV-cm2/mg的粒子進行了模擬。圖7所示為阱接觸面積所占比例為10.05%和0.5%兩種情況下，n7處SET脈沖寬度以及n7/n3脈沖寬度比值隨P1和P2間距的變化。從圖7a中可以看出，當阱接觸面積比例為10.05%時，n7處的SET脈沖寬度不受P1和P2晶體管的間距變化的影響，始終保持為495ps。而阱接觸面積比例為0.5%的情況下，SET脈沖則隨著間距的增加而增加，并且當間距為2.1μm時，達到612ps，超過了較大阱接觸面積下的495ps。

Figure 7　Impact of well contact area on the pulse width of SET at n7, and ratio of n7/n3 pulse width with different transistor spacing 圖7　不同晶體管間距下阱接觸面積對n7處脈沖寬度和 n7/n3寬度比值的影響

晶體管的間距的變化會影響器件之間的電荷共享強弱程度。通過前文的分析可知，當阱接觸面積為10.05%時，即使晶體管間距為0.9μm，也沒有形成電荷共享。因此，圖7b中n7處的脈沖始終與n3處的脈沖寬度一致。對于阱接觸面積比例為0.50%這種情形，隨著晶體管間距的逐漸增大，電荷共享導致的脈沖窄化效應減弱，n7/n3脈沖寬度的比值逐漸上升，當間距增大到2.1μm時，由于電荷共享效應完全消失，n7處脈沖等于n3處的脈沖。上述結果表明，當晶體管間距較小時，減少阱接觸面積可以降低SET脈沖寬度。

5結束語

通常，增加阱接觸面積來抑制SET脈沖寬度被認為是一種有效的加固手段。本文使用TCAD工具，對納米工藝下PMOSSET脈沖寬度與阱接觸面積的相關性進行了模擬分析。結果表明，在考慮了納米工藝下普遍存在的電荷共享之后，增加阱接觸面積會削弱脈沖窄化效應，反而導致在組合邏輯路徑中傳播的SET脈沖更寬。當入射粒子LET較高或者晶體管間距較近時，由于電荷共享效應更為顯著，增加阱接觸面積對SET脈沖寬度的負面影響也越明顯。該結果意味傳統的加固思路面臨失效甚至會惡化電路的抗輻射特性。因此，對于設計者來說，需要考慮電路實際應用的輻射環境以及版圖設計等因素，根據晶體管間電荷共享的強弱程度來選擇適當的阱接觸大小。

參考文獻:

[1]MavisDG,EatonPH.SEUandSETmodelingandmitigationindeepsubmicrontechnologies[C]//Procofthe45thInternationalReliabilityPhysicsSymposium,2007:293-305.

[2]QinJun-rui,ChenShu-ming,LiuBi-wei,etal.TheeffectofP+deepwelldopingonSETpulsepropagation[J].ScienceChinaTechnologicalScience,2011,55(3):665-672.

[3]QinJun-rui,ChenShu-ming,LiuBi-wei,etal.Themodulationeffectofsubstratedopingonmulti-nodechargecollectionandsingle-eventtransientpropagationin90-nmbulkCMOStechnology[J].ChinesePhysicsB,2011,20(12):129401.

[4]NarasimhamB,BhuvaBL,SchrimpfRD,etal.EffectsofguardbandsandwellcontactsinmitigatinglongSETsinadvancedCMOSprocesses[J].IEEETransactionsonNuclearScience,2008,55(3):1708-1712.

[5]AhlbinJR,AtkinsonNM,GadlageMJ,etal.InfluenceofN-wellcontactareaonthepulsewidthofsingle-eventtransi-

ents[J].IEEETransactionsonNuclearScience,2011,58(6):2585-2591.

[6]AmusanA,WitulskiAF,MassengillLW.Chargecollectionandchargesharingina130nmCMOStechnology[J].IEEETransactionsonNuclearScience,2006,53(6):3253-3258.

[7]JagannathanS,GadlageMJ,BhuvaBL,etal.IndependentmeosurementofSETpulswidthsfromN-HitsandP-Hitsin65-nmCMOS[J].IEEETransactionsonNuclearScience,2010,57(6):3386-3391.

[8]AhlbinJR,MassengillLW,BhuvaBL,etal.Single-eventtransientpulsequenchinginadvancedCMOSlogiccircuits[J].IEEETransactionsonNuclearScience,2009,56(6):3050-3056.

劉蓉容(1986-),女,湖南湘陰人，碩士生，助理工程師,研究方向為微處理器設計和微電子。E-mail:rongrongliu3@126.com

LIURong-rong,bornin1986,MSCandidatassistantengineer,herresearchinterestsincludemicroprocessordesign,andmicroelectronics.

池雅慶(1982-),男,四川雅安人，博士，助理研究員，研究方向為微處理器設計、微電子。E-mail:Yqchi@nudt.edu.cn

CHIYa-qing,bornin1982,PhD,researchassistant,hisresearchinterestsincludemicroprocessordesignandmicroelectronics.

何益百(1986-),男,四川廣安人，博士，研究方向為微處理器設計、微電子。E-mail:heyibai@gmail.com

HEYi-bai,bornin1986,PhD,hisresearchinterestsincludemicroprocessordesignandmicroelectronics.