高壓縮比低雜散的雙路DDS系統設計

陰歡歡，云中華，雷志

(1.武漢大學 珞珈學院 電子信息科學系，武漢 430064；2.西藏大學)

?

陰歡歡1，云中華2，雷志1

(1.武漢大學 珞珈學院 電子信息科學系，武漢 430064；2.西藏大學)

摘要:針對直接數字頻率合成(DDS)技術相位截斷誤差引起的雜散抑制差的問題，分析有限長ROM存儲空間對雜散抑制的能力，通過Matlab對正弦波表進行Nicholas線性內插結構的壓縮，尋找最優的粗細波表。系統選用Nios II為控制核心，ROM存儲Nicholas結構的粗細波表，DDS控制器采用壓縮波表內插還原成正弦波，實現了壓縮比高、雜散低的雙路DDS系統。該系統的存儲壓縮倍數達到128∶1，雜散抑制能力達到-88.9 dB，具有相位噪聲低、頻譜純度高和人機交互友好的特點。

關鍵詞:DDS；Nicholas線性壓縮；雜散抑制；Nios II

引言

函數發生器是電子領域基本的儀器設備，被廣泛應用于航空航天系統、通信與信息系統、電子測量技術、信號與信息處理等諸多領域。隨著電子技術的快速發展，人們對函數信號發生器的性能要求也逐漸增加，例如要求頻率的穩定性很高，相位、頻率、幅度可調，轉換速度快，此外還經常會用到同頻不同相的兩路信號。直接數字頻率合成(DDS)具有頻率和相位分辨率高、輸出相位不間斷、能實現多種模擬與數字調制、穩定度好、頻率轉換時間短等諸多優點，十分適用于上述場合。

DDS頻率合成技術存在工作頻帶受限、相位噪聲和雜散抑制差等缺點，其中雜散抑制差[1]主要是由相位舍位、波形幅度量化和DAC的非理想特性所引起。抑制DDS雜散的措施有相位抖動注入法、幅度抖動注入法、波表壓縮技術、控制字與2B互素法、非均勻時鐘采樣法、噪聲整形法和噪聲反饋法等。其中波表壓縮技術可有效地實現高容量的波表，保證相位量化位數多、雜散小?；诟邏嚎s比低雜散的雙路DDS系統主控芯片采用Altera的FPGA芯片，其嵌入式軟核處理器Nios II作為控制策略和算法的載體，結合軟、硬件設計電路，產生數字式的正弦波幅值、頻率及相位均可調的信號，頻率、相位可通過鍵盤輸入并顯示。

1DDS發生器的基本原理

DDS是一種基于全部數字化的合成頻率方法。DDS頻率合成器主要由低通濾波器、波形ROM表和相位累加器、DAC和頻率控制寄存器組成，如圖1所示。

圖1　DDS的基本結構框圖

在系統時鐘不變的情況下，輸出頻率取決于寄存器中的頻率控制字，而相位累加寄存器的字長決定了頻率分辨率。輸出頻率由下式決定：

其中，f0為輸出頻率，fc為時鐘頻率，K為頻率控制字，N為相位累加器字長。當K=1時，DDS輸出的頻率分辨率為fc/2N，其最大頻率是由Nyquist采樣定理來決定的，即所熟知的fc/2，也即K的最大值是2N-1。

相位累加器按照頻率控制字進行相位累加，累加范圍為0~2N-1，對應相位為0～2π;相位控制器控制信號的相位初始值及突變;波形存儲器存儲相位幅度的正弦波數據，通過波形幅值與相位的轉換，就能夠在確定的時間輸出確定的波形抽樣幅值，波形存儲器存儲表長度越大，深度越長,則DDS輸出波形的雜散抑制越好。DAC的主要作用是將數字域上的正弦離散信號轉換成連續的正弦模擬信號，將S(n)正弦幅值量化序列變成包絡為正弦的階梯形波S(t)。由于S(t)不僅含有主頻fo，還會有頻率分量出現在fc、2fc兩邊的+fo、-fo處的非諧波分量，其幅度包絡函數是辛格函數，因此需要利用DAC后級的截止頻率在fc/2的低通濾波器(LPF)取出主頻fo,完成高次諧波的濾除。

2波表的壓縮原理

2.1相位舍位誤差對雜散抑制的影響

DDS輸出信號的雜散噪聲主要由相位舍位誤差、輸出信號幅度量化誤差和DAC非理想特性引起的誤差三者組成。其中相位舍位誤差是影響最嚴重的，其他兩個主要噪聲可以通過DAC位數和ROM字長的增加來降低，但ROM字長的增加難度卻很大[2]。

設相位累加器的字長為N位，相位序列高A位尋址ROM，舍去的位數為B位(N-A)，則DDS相位序列φ(n)、相位舍位序列φ1(n)、相位誤差序列εp(n)分別為：

φ(n)=nKmod2N

φ1(n)=φ(n)-[φ(n)mod2B]

εp(n)=φ(n)-φ1(n)=nKmod2B

其中，相位誤差序列εp(n)的周期λ為2B/Gcd(2B,K)，即DDS實際輸出的波形序列為:

將εp(t)表示為每個頻率分量的累加和，令ωn為εp(t)幅度第n大的頻率分量，其幅值和相位分量分別表示為An和φn，則εp(t)可以表示為：

從上式中可以看出,由于相位舍位引入的最強雜散電平強度由(N-B)決定，當有效地址線(N-B)越大時，最強雜散強度越低，相位舍位誤差的影響越小。

受限于實際工藝，ROM無法做到比較大，如果不采取數據壓縮技術，則相位量化位數有限，雜散抑制能力較弱。表1列出了5種結構的DDS壓縮比和性能比較。

從表1可知，在上述5種數據壓縮技術中,Nicholas線性內插結構壓縮比最強，附加電路少，雜散最小僅為-88.9 dB，因此本文的DDS數據壓縮技術采用Nicholas線性內插壓縮算法。

2.2Nicholas壓縮算法的原理

根據正弦函數的四分之一對稱性性質，可以將正弦波其他3個象限根據一定的方法統一映射到第一象限。該方法為：設計象限映射模塊來完成這項運算，該模塊輸入次高位為0時，可知相位是第一和第三象限，其他的地址線可直接作為相位地址進行尋址;當次高位輸入為1時，可知相位處于第二和第四象限，此時需對低位地址線進行

表1　5種結構的DDS波表數據壓縮技術

注：表中28×11和28×4表示算法設計有兩種ROM結構，其中28×11中，28代表符號深度，11代表每個符號的所用位數。

取反運算后才能作為相位地址進行尋址[3]。

將ROM表讀數映射為粗讀數與細讀數之和，ROM采用粗細表結構，將一個完整的2A+B+C的ROM存儲表按一定規律分解成一個2A+B粗值表與一個2A+C精細表，通過合理分配粗細值表來實現壓縮。其中粗值表存儲了精度不高的幅度估值，再由精細表進行插值以得到精確的幅值。將尋址的相位h變量分解為x、y和z之和，h=x+y+z，而且滿足：

利用三角函數的公式化簡可得:

sin(x+y+z)=sin(x+y)cosz+cosxcosysinz

-sinxsinysinz

(1)

由于x遠大于y和z，則利用三角近似,根據x、y和z三者之間的幅度關系，上式經化簡近似為：

sin(x+y+z)≈sin(x+y)+cosxsinz

(2)

根據式(1)，sin(x+y)、cosxsinz的值分別作為粗值表和精細表的存儲內容，并且對應的尋址的位數分別設置為(A+B)位和(A+C)位。Nicholas指出，假如能夠對粗值表和精細表中的所存值進行一定的優化選擇，將改善DDS輸出的雜散值[4]。

Nicholas算法優化原則為最大誤差的最小化，則最大雜散的輸出值就會較小，優化準則可表示為：

obj:min(max(abs(sin(h)-Vc(x,y)-Vf(x,z))))

(3)

2.3Nicholas壓縮算法的實現

圖2　 正弦壓縮波表的流程圖

利用Matlab按照式(3)的準則調整粗細波表的存儲值。Matlab的程序流程圖如2所示。

一般將粗值表的采樣值設置在插值區的中間，則精細表就會關于x=(2C-1)/2對稱，在電路中增加合適的控制器和加減法邏輯，就能夠讓精細表壓縮為24+3×3位。若同時增加1位相位進行尋址,則可以更好地降低相位截斷引起的雜散，用1/4波形優化法、正弦波相位的差法和Nicholas的優化精細表法，就可將一個214×12位的ROM表格壓縮成24+4×9+ 24+4×3 位的兩個ROM表的和，壓縮比為128∶1。壓縮方法結構示意圖如圖3所示。具體粗細波表的值如表2和表3所列。

表2　ROM里的AB粗波表

圖3　正弦ROM波表的解壓縮結構

0000122345567777000012334567777700112344567777770012234556777777000122344566777700011233455677770122344556777777122334456677777744556777777777774556677777777777344555667777777755566677777777775556667777777777555566666777777766666666777777776667777777777777

3系統的硬件電路設計

3.1總體結構設計

系統的總體框圖如圖4所示，以FPGA的Nios II軟核為處理器，壓縮波表存儲于RAM中，DDS控制器按圖3所示完成壓縮波表還原算法，DAC和低通濾波器分別完成數/模轉換和高頻分量去除。頻率和相位差由按鍵輸入，Nios[5]掃描輸入后控制DDS控制器，LCD顯示相應參數，Nios與外圍的構建采用SOPC技術[6]。

圖4　DDS的基本結構框圖

3.2重點電路設計

DAC選用DAC904，其數據位寬為14位，轉換時鐘速率達到140 MHz，電流型輸出，典型電路圖略——編者注。

由于DAC的輸出仍然是含有大量高次諧波的波形，用示波器來觀看就會發現為呈階梯形狀的類似正弦波。所以，低通濾波器的作用就是把這些階梯的高次諧波濾掉，由于DAC輸出最大為1 MHz，因此本文的低通濾波器的設計必須要使其低通截止頻率大于或等于1 MHz，為了保證低通濾波器的優良性能，把-3 dB的帶寬設置在1.1 MHz。幅頻響應和電路結構圖略——編者注。

結語

本系統以Nios II為核心，由相位累加器電路、波表存儲模塊電路、壓縮波表還原模塊電路、DAC電路、低通濾波電路等模塊電路組成。采用FPGA對波表進行壓縮、存儲和還原，能實現頻率輸出范圍為1 Hz～1 MHz，頻率分辨率為10 Hz，頻率誤差范圍為-5～5%；幅度控制范圍為0～1 V，幅度誤差為0.1 V；相位輸出范圍為0°～360°，相位差的誤差小于10°。系統顯示界面由按鍵控制，顯示頻率、相位和幅度結果，具有抗干擾性能強，方便控制和制作等優點，而且電路簡單，便于調試。

參考文獻

[1] 方坤鹛.直接數字頻率合成器(DDS)的頻譜分析[J].電信快報,2000(3)：32-34.

[2] 金數波.相位舍位對直接數字頻率合成器雜散性能的影響[J].系統工程與電子技術,2002,24(10):16-18.

[3] 熊巍.DDS中ROM存儲的線性分層插值壓縮方法[J].計算機與現代化,2013(10).

[4] 王曉音,宗志毅,龐偉正.實現DDS的波形存儲表幅度壓縮方法[J].遙測遙控,2004(3):55-59.

[5] 朱希志.基于NIOS II的DDS信號發生器研究與實現[D].杭州:浙江工業大學,2007.

[6] 肖炎根.基于SOPC的DDS函數信號發生器的設計[D].長沙:中南大學,2011.

陰歡歡(助教)，主要研究方向為通信與信息系統。

Yin Huanhuan1,Yun Zhonghua2,Lei Zhi1

(1.Department of Electronic Information Science,Wuhan University Luojia College,Wuhan 430064,China;2.Tibet University)

Abstract：Aiming at the problem of spurious suppression caused by the phase truncation error of the technology of direct digital frequency synthesis (DDS),The spurious suppression ability of the finite length ROM storage space is analyzed.The optimal thickness of wave table is found using Matlab to compress the sine wave table of Nicholas linear interpolation structure.Nios II is uesd as the control core,and ROM is used to store Nicholas structure thickness of wave table,DDS controller is used to put the compression wave table in reduction into a sine wave.So the high compression ratio and low stray dual DDS system is realized.The storage compression ratio of the system is 128∶1,and the spurious suppression ability is -88.9 dB,which has the characteristics of low phase noise,high spectral purity and friendly human-computer interaction.

Key words:DDS;Nicholas linear compression;spurious suppression;Nios II

收稿日期：(責任編輯：薛士然2015-08-17)

中圖分類號:TN911.5

文獻標識碼:A